集成式组合件和形成集成式组合件的方法与流程

1.集成式组合件(例如，集成nand存储器)。形成集成式组合件的方法。


背景技术：

2.存储器为电子系统提供数据存储。快闪存储器是一种存储器类型，在现代计算机和装置中有着广泛的用途。举例来说，现代个人计算机可能在快闪存储器芯片上存储有bios。作为另一实例，计算机和其它装置越来越普遍地利用固态驱动器中的快闪存储器来取代传统的硬盘驱动器。作为又一实例，快闪存储器在无线电子装置中很受欢迎，因为它使制造商能够支持标准化的新通信协议，并提供远程升级装置以增强特征的能力。
3.nand可以是快闪存储器的基本架构，且可配置成包括竖直堆叠的存储器单元。
4.在具体描述nand之前，更一般地描述集成布置内的存储器阵列的关系可能是有帮助的。图1示出现有技术装置1000的框图，其包含具有布置成行和列的多个存储器单元1003的存储器阵列1002以及存取线1004(例如，用于传导信号wl0到wlm的字线)和第一数据线1006(例如，用于传导信号bl0到bln的位线)。存取线1004和第一数据线1006可用于将信息传入和传出存储器单元1003。行解码器1007和列解码器1008解码地址线1009上的地址信号a0到ax，以确定要存取存储器单元1003中的哪一个。感测放大器电路1015用于确定从存储器单元1003读取的信息的值。i/o电路1017在存储器阵列1002和输入/输出(i/o)线1005之间传递信息的值。i/o线1005上的信号dq0到dqn可表示从存储器单元1003读取或要写入到存储器单元1003中的信息的值。其它装置可通过i/o线1005、地址线1009或控制线1020与装置1000通信。存储器控制单元1018用于控制要对存储器单元1003执行的存储器操作，并使用控制线1020上的信号。装置1000可接收第一供应线1030上的供应电压信号vcc和第二供应线1032上的供应电压信号vss。装置1000包含选择电路1040和输入/输出(i/o)电路1017。选择电路1040可经由i/o电路1017答复信号csel1到cseln以选择第一数据线1006和第二数据线1013上可表示将从存储器单元1003读取或将被编程到存储器单元1003中的信息的值的信号。列解码器1008可基于地址线1009上的a0到ax地址信号而选择性地激活csel1到cseln信号。在读取和编程操作期间，选择电路1040可选择第一数据线1006和第二数据线1013上的信号以提供存储器阵列1002和i/o电路1017之间的通信。
5.图1的存储器阵列1002可以是nand存储器阵列，并且图2示出可用于图1的存储器阵列1002的三维nand存储器装置200的示意图。装置200包括多串电荷存储装置。在第一方向(z
‑
z')上，每串电荷存储装置可包括例如32个彼此上下堆叠的电荷存储装置，其中每个电荷存储装置对应于例如32个层(例如，tier0到tier31)中的一个。相应串的电荷存储装置可共享共同沟道区，例如在周围形成这一串电荷存储装置的相应半导体材料(例如，多晶硅)柱中形成的共同沟道区。在第二方向(x
‑
x')上，例如十六个第一群组的所述多个串中的每个第一群组可包括例如共享多个(例如，32个)存取线(即，“全局控制栅极(cg)线”，也被称为字线wl)的八个串。每一个存取线可耦合层内的电荷存储装置。当每个电荷存储装置包括能够存储两个信息位的单元时，通过同一存取线耦合(且因此对应于同一层)的电荷存储
装置可在逻辑上分组为例如两个页，例如p0/p32、p1/p33、p2/p34等等。在第三方向(y
‑
y')上，例如八个第二群组的所述多个串中的每个第二群组可包括十六个通过八个数据线中的对应一个耦合的串。存储器块的大小可包括1,024页，总共约为16mb(例如，16wl x 32层x2位＝1,024页/块，块大小＝1,024页x16kb/页＝16mb)。串、层、存取线、数据线、第一群组、第二群组和/或页的数目可大于或小于图2所示的那些。
6.图3示出图2的3d nand存储器装置200的存储器块300在x
‑
x'方向上的横截面视图，包含相对于图2描述的所述十六个第一串群组中的一个中的十五串电荷存储装置。所述多串存储器块300可分组成多个子集310、320、330(例如，拼片列)，例如拼片列
i
、拼片列
j
和拼片列
k
，其中每个子集(例如，拼片列)包括存储器块300的“部分块”。全局漏极侧选择栅极(sgd)线340可耦合到所述多个串的sgd。例如，全局sgd线340可经由多个(例如，三个)子sgd驱动器332、334、336中的对应一个耦合到多个(例如，三个)子sgd线342、344、346，其中每个子sgd线对应于相应子集(例如，拼片列)。子sgd驱动器332、334、336中的每一个可独立于其它部分块的sgd而并行耦合或切断对应部分块(例如，拼片列)的串的sgd。全局源极侧选择栅极(sgs)线360可耦合到所述多个串的sgs。例如，全局sgs线360可经由多个子sgs驱动器322、324、326中的对应一个耦合到多个子sgs线362、364、366，其中每个子sgs线对应于相应子集(例如，拼片列)。子sgs驱动器322、324、326中的每一个可独立于其它部分块的sgs而并行耦合或切断对应部分块(例如，拼片列)的串的sgs。全局存取线(例如，全局cg线)350可耦合对应于所述多个串中的每一个的相应层的电荷存储装置。每个全局cg线(例如，全局cg线350)可经由多个子串驱动器312、314和316中的对应一个耦合到多个子存取线(例如，子cg线)352、354、356。子串驱动器中的每一个可独立于其它部分块和/或其它层的电荷存储装置而并行耦合或切断对应于相应部分块和/或层的电荷存储装置。对应于相应子集(例如，部分块)和相应层的电荷存储装置可包括电荷存储装置的“部分层”(例如，单个“拼片”)。对应于相应子集(例如，部分块)的串可耦合到子源372、374和376(例如，“拼片源”)中的对应一个，其中每个子源耦合到相应电源。
7.替代地，参考图4的示意性图示描述nand存储器装置200。
8.存储器阵列200包含字线2021到202
n
，以及位线2281到228
m
。
9.存储器阵列200还包含nand串2061到206
m
。每一nand串包含电荷存储晶体管2081到208
n
。电荷存储晶体管可使用浮动栅极材料(例如，多晶硅)来存储电荷，也可使用电荷捕获材料(例如氮化硅、金属纳米点等)来存储电荷。
10.电荷存储晶体管208位于字线202与串206的相交处。电荷存储晶体管208表示用于存储数据的非易失性存储器单元。每个nand串206的电荷存储晶体管208在源极选择装置(例如，源极侧选择栅极sgs)210与漏极选择装置(例如，漏极侧选择栅极sgd)212之间进行源极
‑
漏极串联连接。每个源极选择装置210位于串206与源极选择线214的相交处，而每个漏极选择装置212位于串206与漏极选择线215的相交处。选择装置210和212可以是任何合适的存取装置，且大体上通过图4中的方框予以说明。
11.每个源极选择装置210的源极连接到公共源极线216。每个源极选择装置210的漏极连接到对应nand串206的第一电荷存储晶体管208的源极。例如，源极选择装置2101的漏极连接到对应nand串2061的电荷存储晶体管2081的源极。源极选择装置210连接到源极选择线214。
12.每个漏极选择装置212的漏极在漏极触点处连接到位线(即，数字线)228。例如，漏极选择装置2121的漏极连接到位线2281。每个漏极选择装置212的源极连接到对应nand串206的最后一个电荷存储晶体管208的漏极。例如，漏极选择装置2121的源极连接到对应nand串2061的电荷存储晶体管208
n
的漏极。
13.电荷存储晶体管208包含源极230、漏极232、电荷存储区234和控制栅极236。电荷存储晶体管208使其控制栅极236耦合到字线202。电荷存储晶体管208的列是nand串206内耦合到给定位线228的那些晶体管。电荷存储晶体管208的行是共同耦合到给定字线202的那些晶体管。
14.希望开发改进的nand架构和用于制造nand架构的经改进方法。


技术实现要素：

15.在一方面，本公开涉及一种集成式组合件，其包括：交替的绝缘层级和导电层级的竖直堆叠；所述导电层级具有端子区域，并且在所述端子区域附近具有非端子区域；所述端子区域在竖直方向上厚于所述非端子区域；沟道材料，其竖直延伸穿过所述堆叠；隧穿材料，其邻近所述沟道材料；电荷存储材料，其邻近所述隧穿材料；高k介电材料，其处于所述电荷存储材料和所述导电层级的所述端子区域之间；所述绝缘层级具有竖直处于相邻导电层级的所述端子区域之间的第一区域，并且具有竖直处于所述相邻导电层级的所述非端子区域之间的第二区域；以及所述绝缘层级的所述第一区域包括碳。
16.在另一方面，本公开涉及一种集成式组合件，其包括：交替的绝缘层级和导电层级的竖直堆叠；所述导电层级具有端子区域，并且在所述端子区域附近具有非端子区域；所述端子区域在竖直方向上厚于所述非端子区域；所述导电层级沿着导电芯材料的外周边包括导电衬里材料；所述导电衬里材料的组成不同于所述导电芯材料；所述端子区域仅包括所述导电衬里材料；所述非端子区域包括所述导电衬里材料和所述导电芯材料两者；所述导电衬里材料沿着所述导电层级的所述非端子和端子区域具有基本上均匀的厚度；所述端子区域在具有约90
°
角度的拐角处与所述非端子区域接合；所述非端子区域沿着所述导电层级相对于所述端子区域基本上竖直居中；沟道材料，其竖直延伸穿过所述堆叠；隧穿材料，其邻近所述沟道材料；电荷存储材料，其邻近所述隧穿材料；电荷阻挡材料，其邻近所述电荷存储材料；以及高k介电材料，其处于所述电荷阻挡材料和所述导电层级的所述端子区域之间。
17.在另一方面，本公开涉及一种形成集成式组合件的方法，其包括：形成交替的第一和第二层级的竖直堆叠；所述第一层级包括第一材料，且所述第二层级包括第二材料；形成延伸穿过所述堆叠的开口，所述开口具有外围侧壁；沿着所述外围侧壁形成衬里；所述衬里是含碳材料；所述衬里沿着所述第一层级具有第一区域且沿着所述第二层级具有第二区域；邻近所述衬里形成介电阻隔材料；邻近所述介电阻隔材料形成电荷阻挡材料；邻近所述电荷阻挡材料形成电荷存储材料；邻近所述电荷存储材料形成隧穿材料；邻近所述隧穿材料形成沟道材料；去除所述第二材料以在所述第一层级之间留下空隙，并暴露所述衬里的所述第二区域；氧化所述衬里的经暴露第二区域以形成所述衬里的氧化段；所述衬里的所述氧化段是所述衬里的第一段；所述衬里的所述第一段与所述衬里的第二段竖直交替；去除所述衬里的所述第一段以暴露所述介电阻隔材料的区域；以及在所述空隙内形成导电层
级；所述导电层级具有前端，所述前端的前表面沿着所述介电阻隔材料的经暴露区域且直接抵靠所述经暴露区域。
18.在又一方面，本公开涉及一种形成集成式组合件的方法，其包括：形成交替的第一和第二层级的竖直堆叠；所述第一层级包括第一材料，且所述第二层级包括第二材料；形成延伸穿过所述堆叠的开口，所述开口具有外围侧壁；邻近所述外围侧壁形成介电阻隔材料；邻近所述介电阻隔材料形成电荷阻挡材料；邻近所述电荷阻挡材料形成电荷存储材料；邻近所述电荷存储材料形成隧穿材料；邻近所述隧穿材料形成沟道材料；去除所述第二材料以在所述第一层级之间留下第一空隙；在所述第一空隙内形成导电层级；所述导电层级具有带前表面的前端；所述前表面沿着所述介电阻隔材料且直接抵靠所述介电阻隔材料；去除所述第一材料以留下第二空隙；用牺牲材料内衬所述第二空隙以使所述第二空隙变窄；使变窄的第二空隙延伸穿过所述介电阻隔材料、所述电荷阻挡材料和所述电荷存储材料；以及去除所述牺牲材料。
附图说明
19.图1示出具有含存储器单元的存储器阵列的现有技术存储器装置的框图。
20.图2示出呈3d nand存储器装置形式的图1的现有技术存储器阵列的示意图。
21.图3示出图2的现有技术3d nand存储器装置在x
‑
x'方向上的横截面图。
22.图4是现有技术nand存储器阵列的示意图。
23.图5和6是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的集成式组合件的区域的示意性横截面侧视图。
24.图6a是图6的集成式组合件的一部分的图解俯视图。
25.图7到9是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图7的过程阶段可在图6的过程阶段之后。
26.图9a是图9的集成式组合件的一部分的自顶向下图解视图。
27.图10到14是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图10的过程阶段可在图9的过程阶段之后。
28.图14a是在实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图，所述实例连续过程阶段可在图14的过程阶段之后。
29.图15是在实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图，所述实例连续过程阶段可在图14的过程阶段之后
30.图15a是在实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图，所述实例连续过程阶段可在图15的过程阶段之后。
31.图16是在实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图，所述实例连续过程阶段可在图15的过程阶段之后。
32.图16a是在实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图，所述实例连续过程阶段可在图16的过程阶段之后。
33.图17到20是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处
示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图17的过程阶段可在图16的过程阶段之后。
34.图21到27是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图21的过程阶段可在图10的过程阶段之后。
35.图28到35是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图28的过程阶段可在图6的过程阶段之后。
36.图36到40是在用于形成实例nand存储器阵列的实例方法的实例连续过程阶段处示出的图5的集成式组合件的所述区域的示意性横截面侧视图。图36的过程阶段可在图31的过程阶段之后。
具体实施方式
37.一些实施例包含集成式组合件，其具有交替的导电层级和绝缘层级；并且在绝缘层级的区域内具有含碳材料。一些实施例包含形成集成式组合件的方法。所述方法可使用蚀刻终止材料(例如，含碳材料、含金属材料等)以在去除邻近介电材料的材料期间保护介电阻隔材料。可替代地，所述方法可省略蚀刻终止材料，并且可替代地使用相对于介电阻隔材料选择性地去除一或多种材料的蚀刻条件。
38.nand存储器单元的操作包括电荷在沟道材料和电荷存储材料之间的移动。举例来说，nand存储器单元的编程可包括将电荷(即，电子)从沟道材料移动到电荷存储材料中，然后在电荷存储材料内存储电荷。nand存储器单元的擦除可包括将空穴移动到电荷存储材料中以与存储在电荷存储材料中的电子重组，并由此从电荷存储材料释放电荷。电荷存储材料可包括电荷捕获材料(例如，氮化硅、金属点等)。常规nand的问题可在于电荷捕获材料跨存储器阵列的多个存储器单元延伸，这可能会产生从一个存储器单元到另一存储器单元的电荷迁移。电荷迁移可能导致数据保持问题。一些实施例包含在存储器单元之间的区域中的电荷捕获材料中具有断裂的nand架构；并且这种断裂可有利地阻碍电荷在存储器单元之间迁移。
39.参考图5到40描述实例实施例。
40.参考图5，构造(集成式组合件、集成结构)10包含交替的第一层级14与第二层级16的竖直堆叠12。第一层级14包括第一材料60，且第二层级16包括第二材料62。第一和第二材料可包括任何合适的组成，并且具有彼此不同的组成。在一些实施例中，第一材料60可包括二氧化硅、基本上由二氧化硅组成或由二氧化硅组成；且第二材料62可包括氮化硅、基本上由氮化硅组成或由氮化硅组成。层级14和16可具有任何合适的厚度；并且可具有彼此相同的厚度，或可具有彼此不同的厚度。在一些实施例中，层级14和16可具有在约10纳米(nm)到约400nm范围内的竖直厚度。在一些实施例中，层级14和16可具有在约10nm到约50nm范围内的竖直厚度。在一些实施例中，第一层级14/第二层级16可具有在约15nm到约40nm范围内、在约15nm到约20nm范围内等等的竖直厚度。
41.堆叠12示出为支撑在基底18上(即，形成在基底18上方)。基底18可包括半导体材料；并且例如，可包括单晶硅，基本上由单晶硅组成，或完全由单晶硅组成。基底18可称为半
导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，包含但不限于块状半导电材料，例如半导电晶片(呈单独或包括其它材料的组合件形式)，及半导电材料层(呈单独或包括其它材料的组合件形式)。术语“衬底”是指任何支撑结构，包含但不限于上文所描述的半导体衬底。在一些应用中，基底18可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、屏障材料、漫射材料、绝缘体材料等等中的一或多种。
42.在堆叠12与基底18之间设置间隙以指示其它组件和材料可设置于堆叠12与基底18之间。这类其它组件和材料可包括额外堆叠层级、源极线层级、源极侧选择栅极(sgs)等。
43.参考图6，形成延伸穿过堆叠12的开口64。开口64具有沿着第一材料60和第二材料62延伸的侧壁65。
44.图6a是在图6的过程阶段处组合件10的区域的一个层级14的俯视图，示出了在从上方观察时开口64可具有封闭形状(圆形、椭圆形、方形或其它多边形等)。在所示的实施例中，当从上方观察时，开口64是圆形的。沿着图6的横截面的侧壁65是连续侧壁65的部分，如由图6a的俯视图所示。侧壁65可以称为开口的外围侧壁，或称为开口的外围侧壁表面。术语“外围侧壁”和“外围侧壁表面”可以互换使用。在一些情况下使用一个术语且在其它情况下使用另一术语可以是在本公开内提供语言变体，以简化随后权利要求中的先行基础。
45.开口64可表示在图6和6a的过程阶段处形成的大量基本上相同的开口，并且用于制造nand存储器阵列的nand存储器单元。术语“基本上相同”意指在制造和测量的合理公差内相同。
46.参考图7，沿着外围侧壁65形成衬里20。衬里包括衬里材料22。衬里材料22可在后续处理中用作蚀刻终止，并且可包括任何合适的组成。
47.在一些实施例中，衬里材料22可以是含碳材料。举例来说，衬里材料22可包括碳与硅、氧和氮中的一或多个的组合，基本上由碳与硅、氧和氮中的一或多个的组合组成，或由碳与硅、氧和氮中的一或多个的组合组成。
48.在一些实施例中，衬里材料22可包括sioc，基本上由sioc组成，或由sioc组成，其中化学式指示的是主要成分而不是具体的化学计量；并且其中碳以在约1原子％(at％)到约50at％范围内的浓度存在。在一些实施例中，碳可以在约4at％到约20at％范围内的浓度存在于sioc中。
49.在一些实施例中，衬里材料22可包括sic，基本上由sic组成，或由sic组成，其中化学式指示的是主要成分而不是具体的化学计量；并且其中碳以在约1原子％(at％)到约50at％范围内的浓度存在。在一些实施例中，碳可以在约4at％到约20at％范围内的浓度存在于sic中。
50.在一些实施例中，衬里材料22可包括sinc，基本上由sinc组成，或由sinc组成，其中化学式指示的是主要成分而不是具体的化学计量；并且其中碳以在约百万分之一(1ppm)到约5at％范围内的浓度存在。
51.在一些实施例中，衬里材料22可包括一或多种金属(例如，钨和钌中的一种或两种)，基本上由一或多种金属组成，或由一或多种金属组成。
52.衬里可包括任何合适的水平厚度t。在一些实施例中，此类水平厚度可以在约1nm到约12nm范围内；在约2nm到约4nm范围内；等等。
53.尽管衬里20示出为具有单个均质组成，但是在其它实施例中(未示出)，衬里20可包括具有两个或更多个不同组成的层合物。
54.衬里20可被认为沿着第一层级14具有第一区域24，并且沿着第二层级16具有第二区域26。
55.参考图8，沿着衬里20(邻近衬里20)形成高k介电材料(介电阻隔材料)28。介电阻隔材料28可被认为邻近开口64的侧壁65，但是在示出的实施例中，它通过衬里20与侧壁间隔开。
56.术语“高k”意指大于二氧化硅的介电常数的介电常数。在一些实施例中，高k介电材料28可包括以下、基本上由以下组成或由以下组成：氧化铝(alo)、二氧化铪(hfo)、硅酸铪(hfsio)、氧化锆(zro)和硅酸锆(zrsio)中的一或多个；其中化学式指示的是主要成分而不是具体的化学计量。
57.高k介电材料28具有基本上均匀的厚度，其中术语“基本上均匀”意指在制造和测量的合理公差内均匀。高k介电材料28可以形成为任何合适的厚度；并且在一些实施例中，可以形成为在约1nm到约5nm范围内的厚度。
58.参考图9和9a(其中图9a是图9的一个层级14的俯视图)，沿着介电阻隔材料28形成电荷阻挡材料34。电荷阻挡材料34可包括任何合适的组成；并且在一些实施例中，可包括氮氧化硅(sion)和二氧化硅(sio2)中的一种或两种，基本上由氮氧化硅(sion)和二氧化硅(sio2)中的一种或两种组成，或由氮氧化硅(sion)和二氧化硅(sio2)中的一种或两种组成。
59.邻近电荷阻挡材料34形成电荷存储材料38。电荷存储材料38可包括任何合适的组成。在一些实施例中，电荷存储材料38可包括电荷捕获材料；例如氮化硅、氮氧化硅、导电纳米点等。举例来说，在一些实施例中，电荷存储材料38可包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。在替代实施例中，电荷存储材料38可配置成包含浮动栅极材料(例如多晶硅)。
60.在图9所示的实施例中，电荷存储材料38具有平坦配置。术语“平坦配置”意指材料38具有基本上连续的厚度，并且基本上竖直笔直地延伸，而不是波状延伸。
61.邻近电荷存储材料38形成栅极介电材料(即，隧穿材料、电荷传递材料)42。栅极介电材料42可包括任何合适的组成。在一些实施例中，栅极介电材料42可包括例如二氧化硅、氮化硅、氮氧化硅、氧化铝、二氧化铪、氧化锆等中的一或多个。栅极介电材料42可以进行带隙工程化以实现所要电特性；并且因此可以包括两个或更多个不同材料的组合。
62.沟道材料44邻近栅极介电材料42形成，并且沿着堆叠12竖直延伸。沟道材料44包括半导体材料；并且可包括任何合适的组成或组成的组合。举例来说，沟道材料44可包括硅、锗、iii/v半导体材料(例如，磷化镓)、半导体氧化物等等中的一或多个；其中术语iii/v半导体材料是指包括选自周期表的iii和v族(iii和v族是旧命名法，现在被称为13和15族)的元素的半导体材料。在一些实施例中，沟道材料44可包括硅，基本上由硅组成，或由硅组成。
63.绝缘材料36邻近沟道材料44形成，并且填充开口64(图8)的其余部分。绝缘材料36可包括任何合适的组成；并且在一些实施例中，可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成。
64.在图9和9a所示的实施例中，沟道材料44被配置为环绕绝缘材料36的环圈。沟道材
料的这种配置可被认为包括中空沟道配置，其中绝缘材料36在环圈形沟道配置中的“中空体”内提供。在其它实施例中(未示出)，沟道材料可被配置为实心柱配置。
65.参考图10，去除第二材料62(图9)，从而沿着第二层级16(即，在第一层级14之间)留下空隙30。空隙30可以称为第一空隙，以便与在后续过程阶段形成的其它空隙区分开来。
66.空隙30可以用任何合适的过程形成，所述过程相对于材料60和22选择性地去除材料62(图9)。在一些实施例中，此类过程可使用热磷酸。
67.衬里20的第二区域26通过空隙30暴露。
68.参考图11，衬里20的经暴露第二区域26(图10)经氧化以形成氧化段46。在示出的实施例中，使用点刻法来帮助读者识别氧化段46。氧化区段46可以称为第一段。此类第一段46与衬里20的非氧化第二段48竖直交替。在示出的实施例中，氧化第一段延伸超出衬里的第二区域26(图10，其中此类第一区域是沿着第二层级16的区域)以包含沿着第一层级14的端子部分50。端子部分50可被认为延伸超出第二层级达距离d。在一些实施例中，此类距离d可以是0(即，端子部分50可以不存在)。在其它实施例中，距离d可以是大于0、大于0.5nm、大于1nm、大于2nm等等。在一些实例实施例中，距离d可在约0到约10nm范围内、在约0到约4nm范围内，等等。
69.氧化区域(氧化段、第一段)46可以在任何合适的条件下形成；包含例如暴露于o2、h2o2、o3等等中的一或多种。
70.在一些实施例中，衬里材料22包括含碳材料，并且氧化区域46包括含碳材料的氧化形式。此类氧化形成可具有粉末状材料或绒毛的物理特征。
71.参考图12，去除氧化段46(图11)。此类去除可以利用任何合适的处理来实现。举例来说，如果氧化段46包括硅、碳和氧，那么此类段的去除可以使用包括氢氟酸的蚀刻剂。氧化段46的去除暴露了介电阻隔材料28的表面29。
72.应注意，在一些实施例中，图11的氧化可省略，并且图10的衬里材料22的经暴露段26可以简单地利用一或多个适当的蚀刻来去除，以形成类似于图12的配置的配置。举例来说，在一些实施例中，衬里材料22可包括一或多种金属，并且这些金属可以利用适当的蚀刻来去除，而不需要先进行氧化。
73.参考图13，在空隙30(图10)内形成导电区域32。
74.导电区域32可包括两个或更多个导电材料；并且在示出的实施例中，包括一对导电材料52和54。导电材料52和54可包括任何合适的导电组成；例如各种金属(例如，钛、钨、钴、镍、铂、钌等)、含金属组成(例如，金属硅化物、金属氮化物、金属碳化物等)和/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)中的一或多种。导电材料52和54的组成彼此不同。
75.材料52可以称为导电芯材料，并且材料54可以称为导电衬里材料。导电衬里材料54沿着导电芯材料52的外周边。
76.在一些实施例中，导电芯材料52可包括一或多种金属(例如，可包括钨)，并且导电衬里材料54可包括一或多种金属氮化物(例如，可包括氮化钛)。
77.在示出的实施例中，高k介电材料28直接抵靠导电衬里材料54。
78.层级16可被视为在图13的过程阶段处的导电层级，其中此类导电层级包括导电区域32。在图13的过程阶段处，导电层级16与绝缘层级14在竖直堆叠12中交替。
79.导电层级16具有面向介电阻隔材料28的端子区域56，并且在端子区域56附近具有非端子区域58。在所示实施例中，端子区域56仅包括导电衬里材料54，非端子区域58包括导电衬里材料54和导电芯材料52两者。导电衬里材料54沿着非端子和端子区域具有基本上均匀的厚度(其中术语“基本上均匀的厚度”意指在制造和测量的合理公差内均匀的厚度)。
80.导电层级16可被认为沿着端子区域56具有前表面57。此类前表面沿着介电阻隔材料28延伸，且直接抵靠介电阻隔材料28。在一些实施例中，介电阻隔材料28可被认为包括图12的过程阶段处的暴露表面29，并且前表面57可被认为直接抵靠介电阻隔材料28的此类表面29。
81.端子区域56在拐角66处与非端子区域58接合。在所示实施例中，此类拐角具有约90
°
的角度。术语“约90
°”
意指在制造和测量的合理公差内的90
°
。
82.端子区域56示出为沿着竖直方向基本上是笔直的，并且具体地示出为沿着介电阻隔材料28是竖直笔直的。这可为有利的，因为相比于其中类似导电层级的端子区域可为弯曲而不是竖直笔直的常规布置，这可以改进端子区域56与电荷存储材料38的耦合。
83.端子区域56具有第一竖直尺寸d1，非端子区域58具有第二竖直尺寸d2。第一竖直尺寸d1可等于或大于第二竖直尺寸d2(即，端子区域56可在竖直方向上厚于非端子区域58)。在一些实施例中，第一竖直厚度d1可比第二竖直厚度d2大在约1nm到约20nm范围内的量；大在约1nm到约8nm范围内的量，等等。
84.在所示实施例中，非端子区域58沿着导电层级16中的每一个相对于端子区域56基本上竖直居中(其中术语“基本上竖直居中”意指在制造和测量的合理公差内竖直居中)。
85.绝缘层级14可被认为在竖直相邻的导电层级16的端子区域56之间具有第一区域68，并且在竖直相邻的导电层级的非端子区域58之间具有第二区域70。在图13所示的实施例中，第一区域68与第二区域70包括不同组成。确切地说，第一区域68包括衬里材料22，且第二区域70包括绝缘材料60。在一些实施例中，绝缘材料60可包括二氧化硅，基本上由二氧化硅组成，或由二氧化硅组成；并且衬里材料22可包括碳(例如，可包括碳与硅、氧和氮中的一或多个的组合)。
86.导电层级16可被视为nand配置的存储器单元层级(在本文中也被称为字线层级)。nand配置包含存储器单元串(即，nand串)，其中串中存储器单元的数目由竖直堆叠的层级16的数目决定。nand串可包括任何合适数目的存储器单元层级。举例来说，nand串可具有8个存储器单元层级、16个存储器单元层级、32个存储器单元层级、64个存储器单元层级、512个存储器单元层级、1024个存储器单元层级等。竖直堆叠12指示为竖直延伸超出所示区域，示出了可存在比图13的图式中具体示出的那些层级更多的竖直堆叠层级。
87.nand存储器单元40包括介电阻隔材料28、电荷阻挡材料34、电荷存储材料38、栅极介电材料42和沟道材料44。所示nand存储器单元40形成竖直延伸的存储器单元串的一部分。此类串可表示在nand存储器阵列的制造期间形成的大量基本上相同的nand串(其中术语“基本上相同”意指在制造和测量的合理公差内相同)。
88.nand存储器单元40中的每一个包含在导电层级16内的控制栅极区域72。控制栅极区域72包括类似于上文参考图1到4所描述的控制栅极的控制栅极。导电层级16包括邻近(靠近)控制栅极区域72的区域74。区域74可以称为路由区域或字线区域。控制栅极区域72包含导电层级16的端子区域56，并且路由区域74包含导电层级16的非端子区域58。
89.图13的配置可以是存储器配置的最终结构(例如，配置成包含nand存储器的组合件)。可替代地，图13的配置可经受进一步处理以形成存储器配置。举例来说，图14示出可在图13的过程阶段之后的过程阶段。去除第一材料60(图13)以沿着层级14形成第二空隙76(即，留下第二空隙76)。第二空隙76的形成暴露了衬里材料22的其余段48。
90.图14a示出可在图14的过程阶段之后的过程阶段。确切地说，空隙76的端部可以用静电绝缘材料78(例如，二氧化硅)罩盖以形成包括交替的绝缘层级14和导电层级16的最终组合件(例如，nand存储器组合件)；其中绝缘层级14包括空隙76、罩盖材料78和衬里材料22的其余段48。空隙76在竖直相邻的导电层级16的非端子区域58之间，且衬里材料22在竖直相邻的导电层级16的端子区域56之间。换句话说，绝缘层级14可被认为包括第一区域68内的衬里材料22，并且包括第二区域70内的空隙76。
91.图15示出可在图14的过程阶段之后的另一过程阶段。衬里材料22的段48利用类似于上文参考图11所描述的处理的处理来氧化。氧化段48可以称为衬里材料的经氧化第二段。
92.图15a示出可在图15的过程阶段之后的过程阶段。确切地说，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。氧化区域48在竖直相邻的导电层级16的端子区域56之间。
93.图16示出可在图15的过程阶段之后的另一过程阶段。去除氧化段48(图15)以暴露介电阻隔材料28的段31。在一些实施例中，经暴露段31可以称为介电阻隔材料的第二区域，以便与在图12的过程阶段处暴露的介电阻隔材料的第一区域29区分开来。可以利用类似于上文参考图12所描述的处理的处理来去除氧化段48。
94.图16a示出可在图16的过程阶段之后的过程阶段。确切地说，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。间隙76在竖直相邻的导电层级16的端子区域56之间延伸，并且在竖直相邻的导电层级16的非端子区域58之间延伸。
95.图17示出可在图16的过程阶段之后的过程阶段。用牺牲材料80内衬第二空隙76，以使第二空隙76变窄。牺牲材料80可包括任何合适的组成；并且在一些实施例中，可包括氮化硅，基本上由氮化硅组成，或由氮化硅组成。可以考虑将牺牲材料80配置为条带82。
96.参考图18，变窄的第二空隙76延伸穿过介电阻隔材料28、电荷阻挡材料34和电荷存储材料38。经延伸空隙76将介电阻隔材料28划分成竖直间隔开的第一线性段84，将电荷阻挡材料34划分成竖直间隔开的第二线性段86，并将电荷存储材料38划分成竖直间隔开的第三线性段88。
97.在图18所示的实施例中，段84、86和88具有基本上平坦的配置。并且，沟道材料44具有基本上平坦的配置。相比于非平坦配置，平坦的沟道材料可对串电流产生积极影响。并且，电荷存储材料的平坦段88可具有良好的电荷分布。
98.图18的实施例示出了空隙76延伸穿过材料28、34和38，并在隧穿材料42处停止。在其它实施例中，空隙76可以延伸穿过隧穿材料。
99.参考图19，去除了牺牲材料80(图18)。
100.参考图20，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。间隙76在竖直相邻的导电
层级16的端子区域56之间延伸，并且在竖直相邻的导电层级16的非端子区域58之间延伸。
101.如上文所论述，在一些实施例中，图10的衬里材料22的经暴露段26可以利用适当的蚀刻直接去除，而不是根据图11的处理进行氧化。图21示出可在图10的过程阶段之后的过程阶段，并且示出了利用一或多个适当的蚀刻去除的衬里材料22的经暴露段26(图10)。在一些实施例中，衬里材料22可包括一或多种金属(例如，钨和钌中的一种或两种)，并且经暴露段26可以通过相对于介电阻隔材料28和绝缘材料60对此类金属进行选择性蚀刻来去除。如果蚀刻去除一种材料的速度快于另一种材料，那么认为蚀刻相对于另一种材料对所述一种材料具有选择性；蚀刻可包含但不限于相对于另一种材料对一种材料具有100％选择性的蚀刻。
102.参考图22，示出在图21的处理阶段之后的处理阶段处的组合件10，并且此组合件类似于上文参考图13所描述的组合件。确切地说，导电材料52和54在空隙30(图21)内形成。
103.图22的配置可以是存储器配置的最终结构(例如，配置成包含nand存储器的组合件)。可替代地，图22的配置可经受进一步处理以形成存储器配置。举例来说，图23示出可在图22的过程阶段之后的过程阶段。材料60和22已通过合适的蚀刻从层级14中去除，从而沿着层级14留下空隙76。
104.参考图24，牺牲材料80使用类似于上文参考图17所描述的处理的处理在空隙76内形成以使空隙变窄。
105.参考图25，变窄的空隙76利用类似于上文参考图18所描述的处理的处理延伸穿过介电阻隔材料28、电荷阻挡材料34和电荷存储材料38。
106.参考图26，牺牲材料80(图25)利用类似于上文参考图19所描述的处理的处理去除。
107.参考图27，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。
108.在一些实施例中，衬里材料22(图9)可省略。举例来说，图28示出类似于图9的组合件但不具有衬里材料22的组合件10。图28的过程阶段可在图6的过程阶段之后。
109.参考图29，去除牺牲材料62(图28)，从而沿着层级16留下空隙30。
110.参考图30，导电材料52和54在空隙30(图29)内形成。
111.图30的配置可以是存储器配置的最终结构(例如，配置成包含nand存储器的组合件)。可替代地，图30的配置可经受进一步处理以形成存储器配置。举例来说，图31示出可在图30的过程阶段之后的过程阶段。材料60已利用合适的蚀刻从层级14中去除，从而沿着层级14留下空隙76。
112.参考图32，牺牲材料80使用类似于上文参考图17所描述的处理的处理在空隙76内形成以使空隙变窄。
113.参考图33，变窄的空隙76利用类似于上文参考图18所描述的处理的处理延伸穿过介电阻隔材料28、电荷阻挡材料34和电荷存储材料38。
114.参考图34，牺牲材料80(图33)利用类似于上文参考图19所描述的处理的处理去除。
115.参考图35，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。
116.图32的处理示出在蚀刻通过介电阻隔材料28之前在空隙76内形成的牺牲材料80。在其它实施例中，介电阻隔材料28可以在空隙76内形成牺牲材料80之前进行蚀刻。举例来说，图36示出可在图31的处理阶段之后的处理阶段，并且示出经蚀刻以暴露电荷阻挡材料34的表面35的介电阻隔材料28。在所示实施例中，介电阻隔材料的蚀刻使此类材料相对于导电层级16的前面(前表面)57凹陷，从而留下腔90。在其它实施例中，介电阻隔材料可能不相对于前面57凹陷，因此可能不形成腔90。
117.参考图37，牺牲材料80使用类似于上文参考图17所描述的处理的处理在空隙76内形成以使空隙变窄。
118.参考图38，变窄的空隙76利用类似于上文参考图18所描述的处理的处理延伸穿过电荷阻挡材料34和电荷存储材料38。
119.参考图39，牺牲材料80(图38)利用类似于上文参考图19所描述的处理的处理去除。
120.参考图40，空隙76的端部通过类似于上文参考图14a所描述的处理的处理用静电绝缘材料78罩盖，以形成最终组合件(例如，nand存储器组合件)。
121.在操作中，电荷存储材料38可配置成在本文所描述的各种实施例的存储器单元40中存储信息。存储在各个存储器单元中的信息的值(其中术语“值”表示一个位或多个位)可基于存储在存储器单元的电荷存储区域中的电荷量(例如，电子数目)。可至少部分地基于施加到相关联栅极72的电压值(其中在图13中标记实例栅极72)和/或基于施加到沟道材料44的电压值控制(例如，增加或减少)各个电荷存储区域内的电荷量。
122.隧穿材料42形成存储器单元40的隧穿区域。此类隧穿区域可配置成实现电荷(例如，电子)在电荷存储材料38和沟道材料44之间的所要迁移(例如，传输)。隧穿区域可经配置(即，工程化)以实现选定标准，例如但不限于等效氧化物厚度(eot)。eot量化了隧穿区域(例如，电容)在代表性物理厚度方面的电特性。例如，eot可定义为理论二氧化硅层的厚度，该厚度要求具有与给定电介质相同的电容密度，但不考虑泄漏电流和可靠性。
123.电荷阻挡材料34可提供用于阻止电荷从电荷存储材料38流到相关联栅极72的机构。
124.介电阻隔材料(高k材料)28可用于抑制电荷载流子从栅极72向电荷存储材料38的反向隧穿。在一些实施例中，介电阻隔材料28可被认为在存储器单元40内形成介电阻隔区域。
125.上文所论述的组合件和结构可以在集成电路内使用(术语“集成电路”意指由半导体衬底支撑的电子电路)；并且可并入到电子系统中。此类电子系统可用于例如存储器模块、装置驱动器、功率模块、通信调制解调器、处理器模块和专用模块中，且可包含多层、多芯片模块。电子系统可以是广泛范围的系统中的任一个，例如摄像机、无线装置、显示器、芯片组、机顶盒、游戏、灯具、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
126.除非另外指定，否则本文中所描述的各种材料、物质、组分等等可通过现在已知或待开发的任何合适的方法形成，所述方法包含例如原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等。
127.术语“介电”和“绝缘”可用于描述具有绝缘电特性的材料。所述术语在本公开中视
为同义的。在一些情况下术语“介电”和在其它情况下术语“绝缘”(或“电绝缘”)可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础，而非用于指示任何显著的化学或电学差异。
128.术语“电连接”和“电耦合”两者均可用于本公开中。所述术语被视为同义的。在一些情况下一个术语和在其它情况下另一术语可用于在本公开内提供语言变化以简化所附权利要求书内的前提基础。
129.图式中的各种实施例的特定定向仅出于说明的目的，且在一些应用中，实施例可相对于所示定向旋转。本文所提供的描述和所附权利要求书涉及各种特征之间具有所描述关系的任何结构，不管结构是处于各图的特定定向还是相对于此类定向旋转。
130.除非另有指示，否则随附图示的横截面图仅展示横截面平面内的特征而不展示横截面平面后方的材料，以便简化图式。
131.当结构被称作“在另一结构上”、“邻近另一结构”或“抵靠另一结构”时，所述结构可直接在所述另一结构上或还可能存在中间结构。相比之下，当结构被称作“直接”在另一结构“上”、“直接邻近”或“直接抵靠”另一结构时，不存在中间结构。术语“正下方”、“正上方”等等并不指示直接物理接触(除非以其它方式明确地陈述)，而是替代地指示直立对齐。
132.结构(例如，层、材料等)可被称为“竖直延伸”，以指示结构通常从下伏基底(例如，衬底)朝上延伸。竖直延伸的结构可相对于也可不相对于基底的上表面大体上正交地延伸。
133.一些实施例包含一种集成式组合件，其具有交替的绝缘层级和导电层级的竖直堆叠。导电层级具有端子区域，并且在端子区域附近具有非端子区域。端子区域在竖直方向上厚于非端子区域。沟道材料竖直延伸穿过堆叠。隧穿材料邻近沟道材料。电荷存储材料邻近隧穿材料。高k介电材料在电荷存储材料和导电层级的端子区域之间。绝缘层级具有竖直处于相邻导电层级的端子区域之间的第一区域，并且具有竖直处于相邻导电层级的非端子区域之间的第二区域。绝缘层级的第一区域含有碳。
134.一些实施例包含一种集成式组合件，其包括交替的绝缘层级和导电层级的竖直堆叠。导电层级具有端子区域，并且在端子区域附近具有非端子区域。端子区域在竖直方向上厚于非端子区域。导电层级沿着导电芯材料的外周边包括导电衬里材料。导电衬里材料的组成不同于导电芯材料。端子区域仅包括导电衬里材料。非端子区域包括导电衬里材料和导电芯材料两者。导电衬里材料沿着导电层级的非端子和端子区域具有基本上均匀的厚度。端子区域在具有约90
°
角度的拐角处与非端子区域接合。非端子区域沿着导电层级相对于端子区域基本上竖直居中。沟道材料竖直延伸穿过堆叠。隧穿材料邻近沟道材料。电荷存储材料邻近隧穿材料。电荷阻挡材料邻近电荷存储材料。高k介电材料在电荷阻挡材料和导电层级的端子区域之间。
135.一些实施例包含一种形成集成式组合件的方法。形成交替的第一和第二层级的竖直堆叠。第一层级包括第一材料，且第二层级包括第二材料。形成延伸穿过堆叠的开口。开口具有外围侧壁。沿着外围侧壁形成衬里。衬里是含碳材料。衬里沿着第一层级具有第一区域，且沿着第二层级具有第二区域。邻近衬里形成介电阻隔材料。邻近介电阻隔材料形成电荷阻挡材料。邻近电荷阻挡材料形成电荷存储材料。邻近电荷存储材料形成隧穿材料。邻近隧穿材料形成沟道材料。去除第二材料，以在第一层级之间留下空隙，并暴露衬里的第二区域。氧化衬里的经暴露第二区域以形成衬里的氧化段。衬里的氧化段是衬里的第一段。衬里
的第一段与衬里的第二段竖直交替。去除衬里的第一段，以暴露介电阻隔材料的区域。在空隙内形成导电层级。导电层级具有前端，所述前端的前表面沿着介电阻隔材料的经暴露区域且直接抵靠所述经暴露区域。
136.一些实施例包含一种形成集成式组合件的方法。形成交替的第一和第二层级的竖直堆叠。第一层级包括第一材料，且第二层级包括第二材料。形成延伸穿过堆叠的开口。开口具有外围侧壁。邻近外围侧壁形成介电阻隔材料。邻近介电阻隔材料形成电荷阻挡材料。邻近电荷阻挡材料形成电荷存储材料。邻近电荷存储材料形成隧穿材料。邻近隧穿材料形成沟道材料。去除第二材料，以在第一层级之间留下第一空隙。在第一空隙内形成导电层级。导电层级具有带前表面的前端。前表面沿着介电阻隔材料且直接抵靠介电阻隔材料。去除第一材料以留下第二空隙。用牺牲材料内衬第二空隙以使第二空隙变窄。变窄的第二空隙延伸穿过介电阻隔材料、电荷阻挡材料和电荷存储材料。去除牺牲材料。
137.根据规定，已经以就结构和方法特征而言更具体或更不具体的语言描述了本文中所公开的主题。然而，应理解，权利要求书不限于所展示和描述的特定特征，因为本文中所公开的构件包括实例实施例。因此，权利要求书具有如书面所说明的整个范围，且应根据等效物原则恰当地进行解释。