一种瞬态电压抑制保护器件的制作方法
本技术涉及半导体,特别涉及一种瞬态电压抑制保护器件。
背景技术:
1、在现代电子系统中,瞬态电压事件(如静电放电、雷击浪涌、电源切换浪涌等)是导致电子设备损坏的主要原因之一。为了保护敏感电子元件免受瞬态电压的损害,瞬态电压抑制(transient voltage suppressor,tvs)器件被广泛应用于各种电路中。然而,随着电子设备向高速化、高集成化方向发展,对tvs器件的性能提出了更高的要求,尤其是在高速信号线路(如usb、hdmi、以太网等)中,不仅需要tvs器件具备高效的瞬态电压抑制能力,还要求其具有较低的电容值和较低的钳位电压,以避免对信号传输的干扰并确保设备安全。
2、传统的tvs器件通常采用单向或双向二极管结构,虽然能够有效抑制瞬态电压,但其电容值较高(通常在几十皮法到几百皮法之间),且钳位电压较高,难以满足高速信号线路和低电压设备的要求。此外,传统tvs器件在高能量瞬态事件下的ipp(peak pulsecurrent,峰值脉冲电流)承受能力有限,容易因过载而失效。
3、为了解决上述问题,现有技术中提出了多种改进方案。例如,通过优化tvs器件结构设计或采用新型材料来降低电容值和钳位电压,但往往以tvs器件的牺牲能量吸收能力或ipp(peak pulse current,峰值脉冲电流)值为代价;或者通过增加tvs器件面积来提高ipp(peak pulse current,峰值脉冲电流)值,但这会导致器件体积增大,难以满足小型化需求。还可以引入scr器件作为tvs器件,scr器件具有电容小,单位面积的ipp能力高的特点,但因为其触发电压高导致应用场景非常有限。
技术实现思路
1、鉴于上述问题,本技术的目的在于提供一种瞬具有低电容、低钳位电压、高ipp(peak pulse current,峰值脉冲电流)的态电压抑制保护器件。
2、根据本发明的一方面,提供一种瞬态电压抑制保护器件,包括一个或者多个元胞,每个元胞包括:第一掺杂类型的衬底;第二掺杂类型的外延层,位于所述衬底上;隔离结构,将所述外延层划分形成第一区域和第二区域;第二掺杂类型的埋层,位于第二区域的外延层和衬底之间;第二掺杂类型的第一掺杂区,位于第一区域的外延层的第一表面并延伸至第一区域的外延层中;第一掺杂类型的第二掺杂区,位于第二区域的外延层的第一表面并延伸至第二区域的外延层中;第二掺杂类型的第四掺杂区,暴露于所述衬底远离所述外延层的表面;沟槽,从第二区域的外延层表面向着埋层延伸,至少延伸至第二区域的埋层,所述沟槽中填充导电填充层。
3、可选地,第二区域的外延层以及第二区域的埋层构成第一通道,第二区域的外延层、第二区域的导电填充层以及第二区域的埋层构成第二通道。
4、可选地,所述导电填充层的电阻低于外延层的电阻。
5、可选地,所述导电填充层为多晶硅层。
6、可选地,所述导电填充层为非晶硅层。
7、可选地,所述导电填充层为氮化钛层。
8、可选地,所述导电填充层为金属层。
9、可选地,所述金属层为钨层、钼层或者铜层中的一种。
10、可选地,所述每个元胞还包括:第一电极,分别与所述第一掺杂区和所述第二掺杂区连接,所述第一电极连接至输入/输出端;以及第三电极,位于所述衬底的第二表面,所述第三电极连接至地端。
11、可选地,所述每个元包括第一npn三极管、第二npn三极管和pnp三极管;所述第二npn三极管包括所述第一区域的第一掺杂区、所述第一区域的外延层、所述衬底以及所述衬底中的第四掺杂区;所述pnp三极管包括所述第二区域的第二掺杂区、所述第二区域的外延层、所述第二区域的导电填充层、所述第二区域的埋层以及所述衬底;所述第一npn三极管包括所述第二区域的外延层、所述第二区域的导电填充层、所述第二区域的埋层、所述衬底以及所述衬底中的第四掺杂区。
12、可选地,所述第二npn三极管的集电区经由第一电极连接至输入/输出端,所述第二npn三极管的发射区经由第三电极连接至接地端;所述pnp三极管的发射区经由第一电极连接至输入/输出端,所述pnp三极管的集电区经由第三电极连接至接地端;所述第一npn三极管的集电区与所述pnp三极管的基区连接,所述第一npn三极管的发射区经由第三电极连接至接地端,所述第一npn三极管的基区与所述pnp三极管的发射区连接。
13、可选地,所述导电填充层从外延层的表面延伸至所述埋层内部;或者所述导电填充层从外延层的表面延伸至衬底内部。
14、可选地,所述埋层的电阻率大于、等于或小于所述导电填充层的电阻率。
15、可选地,所述外延层包括层叠的第一外延层和第二外延层,所述第一外延层位于所述衬底上,所述第二外延层位于所述第一外延层上,所述第一外延层的电阻率小于所述第二外延层的电阻率。
16、可选地,所述埋层位于所述第一外延层和所述衬底之间。
17、可选地,所述第一外延层的电阻率为0.02ω•cm~10ω•cm;所述第二外延层的电阻率为10ω•cm~10000ω•cm。
18、可选地,所述第一外延层的厚度为2μm~10μm;所述第二外延层的厚度为5μm~30μm。
19、可选地,还包括第一掺杂类型的第三掺杂区,所述第三掺杂区位于所述第二区域的外延层中,并且与所述第二掺杂区相互分离。
20、可选地,所述导电填充层的顶部位于所述第三掺杂区中。
21、可选地,还包括第二电极,所述第二电极与所述导电填充层连接。
22、可选地,所述第二npn三极管的集电区经由第一电极连接至输入/输出端,所述第二npn三极管的发射区经由第三电极连接至接地端;所述pnp三极管的发射区经由第一电极连接至输入/输出端,所述pnp三极管的集电区经由第三电极连接至接地端;所述第一npn三极管的集电区与所述pnp三极管的基区连接,所述第一npn三极管的发射区经由第三电极连接至接地端,所述第一npn三极管的基区与所述pnp三极管的发射区连接;所述pnp三极管的基区以及所述第一npn三极管的集电区连接至电源端。
23、可选地,还包括钝化层,所述钝化层覆盖第一电极、第二电极表面,并且填充第一电极和第二电极之间的间隙,所述钝化层具有暴露所述第一电极的第一开口以及暴露所述所述第二电极的第二开口。
24、可选地,所述第二电极经由所述钝化层的开口连接至电源端。
25、可选地,还包括钝化层,所述钝化层覆盖第一电极表面,所述钝化层具有暴露所述第一电极的开口。
26、可选地,还包括介质层,所述介质层覆盖所述外延层的表面,所述介质层中具有贯穿其厚度的开口,开口分别暴露出第一掺杂区的表面、第二掺杂区的表面以及导电填充层的顶部。
27、可选地,还包括钝化层,所述钝化层覆盖第一电极表面及介质层表面,所述钝化层具有暴露所述第一电极的开口。
28、可选地,所述钝化层覆盖第一电极、第二电极表面及介质层表面,所述钝化层具有暴露所述第一电极的第一开口以及暴露所述第二电极的第二开口。
29、可选地,所述第二区域围绕所述第一区域,所述第一区域和所述第二区域之间包括两个环形的隔离结构。
30、可选地,所述第二区域和瞬态电压抑制保护器件边缘之间包括一个所述隔离结构。
31、可选地,包括多个元胞,所述多个元胞并联,所述多个元胞的衬底为一体结构,所述多个元胞的外延层为一体结构,各自元胞采用各自对应的输入/输出端。
32、本技术提供了一种pnpn纵向结构的scr器件,可以达到分2次回扫的效果。在小电流下,pnp结构击穿,发生一次回扫特性;在大电流下,当衬底寄生的电阻电压达到0.7v时,背面的衬底与第四掺杂区构成pn结导通,此时scr进入低阻的导通状态,发生第二次回扫特性。
33、该器件通过调节埋层的注入剂量调整埋层与衬底构成稳压管的触发电压,规避了传统scr结构触发电压高的问题。
34、本实施例的瞬态电压抑制保护器件引入了导电填充层,其中,外延层以及埋层构成了第一通道,外延层、导电填充层以及埋层构成了第二通道,而导电填充层的电阻低于外延层的电阻。导电填充层的引入相当于在第一通道旁边并行了电阻较低的第二通道,绝大部分电流通过低阻的第二通道流出,提升了器件单位面积的ipp(peak pulse current,脉冲峰值电流)能力,并且降低了器件的钳位电压。
35、在优选的实施例中,外延层包括层叠的第一外延层和第二外延层,相对于第二外延层,第一外延层具有较低的电阻率,能够降低电流通道中的电阻,从而降低器件在导通时的饱和压降,减少能量损耗;第二层外延电阻率较高,可以显著降低第二掺杂区与外延层(具体为第二层外延)的寄生电容,从而降低器件的整体电容。
36、优选的实施例中,通过引入第三掺杂区对导电填充层的顶部加浓,能够在不增加寄生电容的前提下,优化电场分布和电流路径,降低第二通道中的电阻,从而降低器件在导通时的饱和压降,减少能量损耗。
37、在优选的实施例中,导电填充层延伸至衬底中,如果埋层的电阻率比导电填充层低,当电场到达一定程度时,那么先由埋层与衬底构成的二极管击穿,当电场进一步升高,导电填充层与衬底构成的二极管也击穿;当埋层的电阻率与导电填充层相同时,两者同时击穿,那么导电填充层伸入到衬底中相当于增加了pn结的面积,能够降低电阻,提升ipp(peak pulse current,峰值脉冲电流)能力;当埋层的电阻率比导电填充层高时,导电填充层与衬底构成的二极管先击穿,当电场到达一定程度时,埋层与第二掺杂区构成的二极管才击穿。
38、本技术通过创新的器件结构设计和制造工艺,同传统技术相比未增加器件面积,在保证低电容值和低钳位电压的同时显著提高ipp(peak pulse current,峰值脉冲电流)值,从而满足高速信号线路和低电压设备对瞬态电压保护器件的苛刻要求。该器件具有快速响应、低钳位电压、高能量吸收能力以及优异的信号完整性保护特性,可广泛应用于通信、消费电子、工业控制等领域。
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