半导体集成电路装置的制作方法

本公开涉及具备包含cfet（complementary fet，互补场效应晶体管）的标准单元（以下也适宜简称作单元）的半导体集成电路装置。

背景技术：

1、作为在半导体基板上形成半导体集成电路的方法，已知标准单元方式。所谓标准单元方式，是如下方式：预先准备具有特定的逻辑功能的基本的单位（例如反相器、锁存器、触发器、全加器等）作为标准单元，在半导体基板上配置多个标准单元，将这些标准单元用布线连接，由此来设计lsi芯片。

2、此外，作为lsi的基本构成要素的晶体管能通过栅极长度的缩小（微缩，scaling）来实现集成度的提升、工作电压的减少以及工作速度的提升。但近年来，过度的微缩所引起的关态漏电流和由此引起的功耗的显著的增大成为问题。为了解决该问题，大力研究将晶体管构造从现有的平面型变更为立体型的立体构造晶体管。作为立体构造晶体管之一，纳米片fet受到关注。

3、标准单元除了包含例如nand门、nor门等具有逻辑功能的单元（以下适宜称作逻辑单元）以外，还包含不具有逻辑功能的单元。作为不具有逻辑功能的单元，能举出“末端单元”。所谓“末端单元”，是指不贡献于电路块的逻辑功能、为了使电路块成为末端而使用的单元。通过配置末端单元，能抑制位于比末端单元更靠内侧的位置的单元的布局图案的成品形状的偏差，能谋求半导体集成电路装置的制造偏差的抑制、成品率的提升、可靠性的提升。

4、在专利文献1中，公开了一种利用了将p型纳米片晶体管和n型纳米片晶体管层叠于基板而得到的cfet（complementary fet，互补场效应晶体管）的末端单元。

5、在专利文献2中，公开了一种为了半导体集成电路装置的小面积化而使用纳米片fet当中的将栅极电极设为叉子形状的叉片晶体管的标准单元。在专利文献2中，公开了利用了叉片晶体管的标准单元当中的末端单元的构造。

6、先行技术文献

7、专利文献

8、专利文献1：国际公开第2020/170715号

9、专利文献2：美国专利申请公开第2022/0246644号说明书

技术实现思路

1、发明要解决的课题

2、但关于利用了cfet的末端单元，尚未进行利用叉片晶体管作为晶体管的末端单元的布局构造的具体的研讨。

3、本公开的目的在于，关于利用了cfet的末端单元，提供利用叉片晶体管作为晶体管的末端单元的布局构造。

4、用于解决课题的手段

5、在本公开的第1方式中，具备：多个单元行，其分别具备在第1方向上并排配置的多个标准单元，作为所述多个单元行的一者的第1单元行具备：第1标准单元，其具有逻辑功能；和第2标准单元，其配置于所述第1单元行的两端的至少一方，不具有逻辑功能，所述第1标准单元具备：第1有源区域，其构成第1导电型的第1晶体管的沟道、源极以及漏极，包含在第1方向上延伸的第1纳米片作为所述沟道；第2有源区域，在深度方向上形成于比所述第1有源区域更靠上部的位置，在俯视观察下与所述第1有源区域具有重叠，构成作为与所述第1导电型不同的导电型的第2导电型的第2晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第2纳米片作为所述沟道；第1栅极布线，其在与所述第1方向以及所述深度方向构成垂直的第2方向上延伸，包围所述第1纳米片以及所述第2纳米片的所述第2方向以及所述深度方向上的外周；第1电源布线，其在所述第1方向上延伸，供给第1电源电压；和第2电源布线，其在所述第1方向上延伸，供给与所述第1电源电压不同的第2电源电压，所述第1电源布线与所述第1有源区域中的所述第1晶体管的源极连接，所述第2电源布线与所述第2有源区域中的所述第2晶体管的源极连接，所述第2标准单元具备：第3有源区域，其在所述深度方向上与所述第1有源区域形成于同层，构成所述第1导电型的第1虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第3纳米片作为所述沟道；第4有源区域，其在所述深度方向上与所述第2有源区域形成于同层，构成所述第2导电型的第2虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第4纳米片作为所述沟道；和虚设栅极布线，其在所述第2方向上延伸，包围所述第3纳米片以及所述第4纳米片的所述第2方向以及所述深度方向上的外周，所述第1纳米片以及所述第2纳米片的所述第2方向上的一侧即第1侧的面从所述第1栅极布线露出，所述第3纳米片以及所述第4纳米片的所述第1侧的面从所述虚设栅极布线露出，在俯视观察下，所述第1纳米片的所述第1侧的端部、以及所述第3纳米片的所述第1侧的端部在所述第2方向上配置于相同的位置。

6、根据本公开，第1标准单元的第1有源区域中的第1纳米片的第1侧的端部、以及第2标准单元的第3有源区域中的第3纳米片的第1侧的端部的第2方向上的位置一致。此外，第1纳米片的第1侧的面从第1栅极布线露出，第3纳米片的第1侧的面从虚设栅极布线露出。即，第1以及第2标准单元的从栅极布线露出的纳米片的面的位置在第2方向上一致。在此，在叉片fet中，从栅极布线露出并对置的纳米片通过在其间设置由绝缘体构成的构造物而形成。为此，通过使从栅极布线露出的纳米片的面的位置在第2方向上一致，能使该构造物的形状即第2方向上的尺寸和敷设范围恒定。由此，半导体集成电路装置的制造变得容易。

7、在本公开的第2方式中，具备：多个单元行，其分别具备在第1方向上并排配置的多个标准单元，作为所述多个单元行的一者的第1单元行具备：第1标准单元，其具有逻辑功能；和第2标准单元，其配置于所述第1单元行的两端的至少一方，不具有逻辑功能，所述第1标准单元具备：第1有源区域，其构成第1导电型的第1晶体管的沟道、源极以及漏极，包含在第1方向上延伸的第1纳米片作为所述沟道；第2有源区域，在深度方向上形成于比所述第1有源区域更靠上部的位置，在俯视观察下与所述第1有源区域具有重叠，构成作为与所述第1导电型不同的导电型的第2导电型的第2晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第2纳米片作为所述沟道；第1栅极布线，其在与所述第1方向以及所述深度方向构成垂直的第2方向上延伸，包围所述第1纳米片以及所述第2纳米片的所述第2方向以及所述深度方向上的外周；第1电源布线，其在所述第1方向上延伸，供给第1电源电压；和第2电源布线，其在所述第1方向上延伸，供给与所述第1电源电压不同的第2电源电压，所述第1电源布线与所述第1有源区域中的所述第1晶体管的源极连接，所述第2电源布线与所述第2有源区域中的所述第2晶体管的源极连接，所述第2标准单元具备：第3有源区域，其在所述深度方向上与所述第1有源区域形成于同层，构成所述第1导电型的第1虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第3纳米片作为所述沟道；第4有源区域，其在所述深度方向上与所述第2有源区域形成于同层，构成所述第2导电型的第2虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第4纳米片作为所述沟道；和虚设栅极布线，其在所述第2方向上延伸，包围所述第3纳米片以及所述第4纳米片的所述第2方向以及所述深度方向上的外周，所述第1纳米片以及所述第2纳米片的所述第2方向上的一侧即第1侧的面从所述第1栅极布线露出，所述第3纳米片以及所述第4纳米片的所述第1侧的面从所述虚设栅极布线露出，在所述第2方向上，在所述第3有源区域的所述第1侧的端部与所述第2方向上的另一侧即第2侧的端部之间，配置有所述第1有源区域的所述第1侧的端部和所述第2侧的端部。

8、根据本公开，在第2方向上，在不具有逻辑功能的第2标准单元中的第3有源区域的第1侧的端部与第2侧的端部之间，配置有具有逻辑功能的第1标准单元中的第1有源区域的第1侧的端部和第2侧的端部。由此，通过与第1标准单元相邻配置第2标准单元，能使第2标准单元的第3有源区域沿着第1标准单元的第1有源区域的第1方向上的侧面的整体而存在。为此，从第1标准单元的第1有源区域到第2标准单元的第3有源区域的距离确定为给定值。由此，能提升具有逻辑功能的标准单元的晶体管性能的预估精度。

9、在本公开的第3方式中，具备：多个单元行，其分别具备在第1方向上并排配置的多个标准单元，在与所述第1方向构成垂直的第2方向上并排配置，所述多个单元行包含：第1单元行，其包含具有逻辑功能的第1标准单元以及第3标准单元；和第2单元行，其在所述多个单元行中配置于所述第2方向两端的任意一方，包含不具有逻辑功能的第2标准单元，所述第1标准单元具备：第1有源区域，其构成第1导电型的第1晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第1纳米片作为所述沟道；第2有源区域，在深度方向上形成于比所述第1有源区域更靠上部的位置，在俯视观察下与所述第1有源区域具有重叠，构成作为与所述第1导电型不同的导电型的第2导电型的第2晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第2纳米片作为所述沟道；第1栅极布线，其在所述第2方向上延伸，包围所述第1纳米片以及所述第2纳米片的所述第2方向以及所述深度方向上的外周；第1电源布线，其在所述第1方向上延伸，供给第1电源电压；和第2电源布线，其在所述第1方向上延伸，供给与所述第1电源电压不同的第2电源电压，所述第1电源布线与所述第1有源区域中的所述第1晶体管的源极连接，所述第2电源布线与所述第2有源区域中的所述第2晶体管的源极连接，所述第2标准单元具备：第3有源区域，其在所述深度方向上与所述第1有源区域形成于同层，构成所述第1导电型的第1虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第3纳米片作为所述沟道；第4有源区域，其在所述深度方向上与所述第2有源区域形成于同层，构成所述第2导电型的第2虚设晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第4纳米片作为所述沟道；和虚设栅极布线，其在所述第2方向上延伸，包围所述第3纳米片以及所述第4纳米片的所述第2方向以及所述深度方向上的外周，所述第3标准单元具备：第5有源区域，其在所述深度方向上与所述第1有源区域形成于同层，构成所述第1导电型的第3晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第5纳米片作为所述沟道；第6有源区域，其在所述深度方向上与所述第2有源区域形成于同层，构成所述第2导电型的第4晶体管的沟道、源极以及漏极，包含在所述第1方向上延伸的第6纳米片作为所述沟道；第2栅极布线，其在所述第2方向上延伸，包围所述第5纳米片以及第6纳米片的所述第2方向以及所述深度方向上的外周；第3电源布线，其在所述深度方向上与所述第1电源布线形成于同层，在所述第1方向上延伸，与所述第1电源布线连接；和第4电源布线，其在所述深度方向上与所述第2电源布线形成于同层，在所述第1方向上延伸，与所述第2电源布线连接，所述第3电源布线与所述第5有源区域中的所述第3晶体管的源极连接，所述第4电源布线与所述第6有源区域中的所述第4晶体管的源极连接，所述第1纳米片以及所述第2纳米片的所述第2方向上的一侧即第1侧的面从所述第1栅极布线露出，所述第3纳米片以及所述第4纳米片的所述第2方向上的另一侧即第2侧的面从所述虚设栅极布线露出，所述第5以及第6纳米片的所述第1侧的面从所述第2栅极布线露出，在俯视观察下，所述第1有源区域的所述第2方向上的宽度与所述第3有源区域的所述第2方向上的宽度相同，并且大于所述第5有源区域的所述第2方向上的宽度。

10、发明效果

11、根据本公开，关于利用了cfet的末端单元，在利用叉片晶体管作为晶体管的末端单元的布局中，半导体集成电路装置的制造变得容易，能提升具有逻辑功能的标准单元的晶体管性能的预估精度。