一种半导体结构的制备方法与流程

本申请涉及半导体，具体而言涉及一种半导体结构的制备方法。

背景技术：

1、igbt（insulated gate bipolar transistor，绝缘栅双极型晶体管） 低压器件通常会采用平面locos（local oxidation of silicon，硅局部氧化隔离）结构，igbt高压器件通常会采用沟槽（trench）locos结构。沟槽locos结构可有效提升器件的击穿电压值，提高器件密度。

2、由于locos工艺中会产生鸟嘴（bird's beak），鸟嘴对后续工艺的影响不可忽略，所以会使用cmp（chemical mechanical polishing，化学机械研磨）工艺进行平坦化。而鸟嘴处硬掩膜层（例如氮化硅层）的凸起远高于其他位置，cmp研磨时会导致硬掩膜层剥落，在研磨时产生严重的划痕。

3、因此需要进行改进，以至少部分地解决上述问题。

技术实现思路

1、在 技术实现要素： 部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

2、为了至少部分地解决上述问题，本发明提供了一种半导体结构的制备方法，其包括：

3、提供衬底，在所述衬底上形成缓冲层，在所述缓冲层上形成硬掩膜层；

4、形成贯穿所述硬掩膜层和所述缓冲层的开口；

5、对所述开口露出的所述衬底进行局部热氧化，以形成氧化层；

6、通过hdp-cvd工艺在所述硬掩膜层和所述氧化层上形成牺牲层；

7、通过cmp工艺去除位于所述硬掩膜层上的所述牺牲层，且将所述氧化层的上表面和所述硬掩膜层的上表面研磨至平齐。

8、示例性的，所述牺牲层与所述氧化层材质相同。

9、示例性的，所述牺牲层的厚度小于或等于所述硬掩膜层的厚度。

10、示例性的，所述开口的底部低于所述缓冲层的下表面。

11、示例性的，所述缓冲层为氧化硅层。

12、示例性的，所述衬底为硅衬底；

13、所述缓冲层通过issg工艺或热氧化工艺形成于所述衬底上。

14、示例性的，所述缓冲层通过cvd工艺形成于所述衬底上。

15、示例性的，所述硬掩膜层为氮化硅层。

16、示例性的，所述硬掩膜层通过lpcvd工艺形成于所述缓冲层上。

17、示例性的，通过hdp-cvd工艺在所述硬掩膜层和所述氧化层上形成牺牲层之前，所述制备方法还包括：

18、去除所述硬掩膜层上表面的氮氧化硅层。

19、根据本发明的半导体结构的制备方法，进行局部热氧化形成氧化层后，通过hdp-cvd工艺在硬掩膜层和氧化层上形成牺牲层。hdp-cvd工艺过程中会同步进行沉积和溅射刻蚀，而这种溅射刻蚀对边角处会产生更大的损伤（有更大的刻蚀量），从而，在牺牲层的沉积过程中会逐步降低鸟嘴处硬掩膜层的凸起高度，避免鸟嘴处硬掩膜层过度翘曲，进而，可以有效降低硬掩膜层在cmp工艺中的剥落风险，减少划痕的产生。

1.一种半导体结构的制备方法，其特征在于，包括：

2.根据权利要求1所述制备方法，其特征在于，

3.根据权利要求1所述制备方法，其特征在于，

4.根据权利要求1所述制备方法，其特征在于，

5.根据权利要求1所述的制备方法，其特征在于，

6.根据权利要求5所述的制备方法，其特征在于，

7.根据权利要求5所述的制备方法，其特征在于，

8.根据权利要求1所述的制备方法，其特征在于，

9.根据权利要求8所述的制备方法，其特征在于，

10.根据权利要求8所述的制备方法，其特征在于，