一种增强沟槽底部击穿的屏蔽栅型MOSFET器件制备方法与流程

本申请涉及半导体器件制造的，尤其涉及一种增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法。

背景技术：

1、屏蔽栅沟槽型金属氧化物半导体场效应晶体管（sgt mosfet）通过在沟槽底部设置屏蔽电极，利用屏蔽电极与漂移区之间形成的耗尽效应使沟槽底部电场分布趋于平坦化，从而在较薄的外延层上实现较高的击穿电压并降低比导通电阻（rsp）。目前，sgtmosfet器件中沟槽内壁与屏蔽电极之间的屏蔽栅氧化层（liner oxide）普遍采用单一二氧化硅（sio2）材料，通过热氧化或化学气相沉积工艺形成。sio2材料具有界面特性优良、工艺成熟等优势，是当前功率半导体器件制造中的主流技术方案。此外，亦有部分现有技术提出采用氮化硅与二氧化硅组成的ono（oxide-nitride-oxide）叠层结构替代单一sio2层，以期利用氮化硅介电常数（k≈7）高于sio2（k≈3.9）的特性，在相同等效氧化层厚度条件下适当减薄屏蔽栅氧化层的物理厚度。

2、然而，上述现有方案均存在明显的性能瓶颈。对于单一sio2屏蔽栅氧化层而言，其介电常数较低（k≈3.9），若要获得较高的沟槽底部击穿电压，必须增加氧化层的物理厚度，而过厚的氧化层会显著增大屏蔽电极与漂移区之间的距离，削弱屏蔽电极对漂移区的耗尽能力，进而限制外延层掺杂浓度的提升空间和元胞节距的微缩，阻碍比导通电阻的进一步降低。对于ono叠层结构而言，虽较单一sio2层有所改善，但氮化硅的介电常数仍偏低（k≈7），屏蔽栅氧化层的物理厚度减薄幅度有限，难以满足高性能sgt mosfet对外延高掺杂浓度和小元胞节距的协同优化需求。因此，如何在确保沟槽底部具有足够击穿可靠性的前提下，最大程度减薄屏蔽栅氧化层物理厚度以增强耗尽能力，从而支撑外延层掺杂浓度提升和元胞节距缩小，进而实现比导通电阻的显著降低，已成为本领域亟待解决的技术难题。

技术实现思路

1、本申请提供了一种增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法，能够解决现有sgt mosfet器件中屏蔽栅氧化层因介电常数偏低而导致物理厚度难以减薄，从而在击穿电压与耗尽能力之间形成矛盾，无法同时满足外延层高掺杂浓度和元胞节距微缩对低比导通电阻的需求。

2、为达到上述目的，本申请采用如下技术方案：

3、本申请实施例第一方面，提供了一种增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法，所述方法包括：

4、提供衬底，在所述衬底上形成外延层；

5、在所述外延层中形成沟槽；

6、在所述沟槽内壁及底部形成复合屏蔽栅氧化层，所述复合屏蔽栅氧化层包括第一氧化层、高介电常数介质层和第二氧化层，所述高介电常数介质层位于所述第一氧化层与所述第二氧化层之间，所述高介电常数介质层的介电常数大于二氧化硅的介电常数；

7、在所述复合屏蔽栅氧化层上形成屏蔽电极；

8、在所述屏蔽电极上方形成栅电极；

9、在所述外延层顶部形成体区和源区；

10、在所述器件表面形成介质层，刻蚀所述介质层形成接触孔，并在所述接触孔内及所述介质层表面形成电极引线。

11、在一个实施例中，所述高介电常数介质层的介电常数大于20。

12、在一个实施例中，所述第一氧化层和所述第二氧化层的材料为二氧化硅。

13、在一个实施例中，所述高介电常数介质层的材料为氧化铪或氧化锆中的至少一种。

14、在一个实施例中，在相同击穿电压条件下，所述复合屏蔽栅氧化层的总物理厚度小于单层二氧化硅屏蔽栅氧化层的物理厚度。

15、在一个实施例中，所述外延层的掺杂浓度高于采用单层二氧化硅屏蔽栅氧化层时外延层的掺杂浓度。

16、在一个实施例中，所述复合屏蔽栅氧化层的等效氧化层厚度不低于相同击穿电压下单层二氧化硅屏蔽栅氧化层的等效氧化层厚度。

17、在一个实施例中，所述第一氧化层通过热氧化或化学气相沉积工艺形成，所述高介电常数介质层通过原子层沉积或化学气相沉积工艺形成，所述第二氧化层通过化学气相沉积或热氧化工艺形成。

18、在一个实施例中，在所述屏蔽电极上方形成栅电极，包括：

19、在所述外延层表面及沟槽侧壁生长栅极氧化层，淀积多晶硅并回刻，形成所述栅电极。

20、在一个实施例中，所述屏蔽栅型mosfet器件采用本申请实施例第一方面所述的增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法制备得到。

21、本申请实施例提供的技术方案带来的有益效果至少包括：

22、本申请实施例提供的一种增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法，通过提供衬底，在所述衬底上形成外延层；在所述外延层中形成沟槽；在所述沟槽内壁及底部形成复合屏蔽栅氧化层，所述复合屏蔽栅氧化层包括第一氧化层、高介电常数介质层和第二氧化层，所述高介电常数介质层位于所述第一氧化层与所述第二氧化层之间，所述高介电常数介质层的介电常数大于二氧化硅的介电常数；在所述复合屏蔽栅氧化层上形成屏蔽电极；在所述屏蔽电极上方形成栅电极；在所述外延层顶部形成体区和源区；在所述器件表面形成介质层，刻蚀所述介质层形成接触孔，并在所述接触孔内及所述介质层表面形成电极引线。

23、本申请通过在沟槽内壁及底部构建“第一氧化层/高介电常数介质层/第二氧化层”的o-x-o复合屏蔽栅氧化层结构，利用高介电常数介质层（如hfo2，εr≈25；zro2，εr≈30）远高于sio2（εr=3.9）的介电常数特性，在显著减薄屏蔽栅氧化层物理厚度的条件下，仍能获得不低于甚至高于传统单一sio2层的等效氧化层厚度（eot），从而在确保沟槽底部击穿电压不降反升的同时，大幅缩短了屏蔽电极与漂移区之间的物理距离。这一结构改进使屏蔽电极的横向耗尽能力获得质的提升，进而允许外延层采用更高的掺杂浓度，并支持器件元胞节距的进一步微缩，最终从提升外延掺杂浓度和增加单位面积元胞密度两个方面实现比导通电阻（rsp）的大幅降低。

1.一种增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法，其特征在于，所述方法包括：

2.根据权利要求1所述的方法，其特征在于，所述高介电常数介质层的介电常数大于20。

3.根据权利要求1所述的方法，其特征在于，所述第一氧化层和所述第二氧化层的材料为二氧化硅。

4.根据权利要求1所述的方法，其特征在于，所述高介电常数介质层的材料为氧化铪或氧化锆中的至少一种。

5.根据权利要求1所述的方法，其特征在于，在相同击穿电压条件下，所述复合屏蔽栅氧化层的总物理厚度小于单层二氧化硅屏蔽栅氧化层的物理厚度。

6.根据权利要求1所述的方法，其特征在于，所述外延层的掺杂浓度高于采用单层二氧化硅屏蔽栅氧化层时外延层的掺杂浓度。

7.根据权利要求1所述的方法，其特征在于，所述复合屏蔽栅氧化层的等效氧化层厚度不低于相同击穿电压下单层二氧化硅屏蔽栅氧化层的厚度。

8.根据权利要求1所述的方法，其特征在于，所述第一氧化层通过热氧化或化学气相沉积工艺形成，所述高介电常数介质层通过原子层沉积或化学气相沉积工艺形成，所述第二氧化层通过化学气相沉积或热氧化工艺形成。

9.根据权利要求1所述的方法，其特征在于，在所述屏蔽电极上方形成栅电极，包括：

10.一种屏蔽栅型mosfet器件，其特征在于，所述屏蔽栅型mosfet器件采用权利要求1-9任一项所述的增强沟槽底部击穿的屏蔽栅型mosfet器件制备方法制备得到。