一种半导体器件的制造方法及掩膜版与流程

本技术涉及半导体，具体涉及一种半导体器件的制造方法。本技术还涉及另一种半导体器件的制造方法。本技术还涉及一种掩膜版。

背景技术：

1、传统的金属氧化物场效应晶体管（metal-oxide-semiconductor field-effecttransistor，简称mosfet）器件通常采用单一的固定阈值电压设计。这种单一阈值的设计方案在面对复杂的开关过程时，往往无法兼顾导通性能与开关动态特性，导致器件性能陷入僵化的折中困境。具体而言，当采用低阈值电压设计时，虽然能够有效降低导通电阻，提升开关速度并降低开关损耗，但伴随着极快的电流变化率（）和电压变化率（）。这种剧烈的动态变化极易引发动态电压电流应力及电磁兼容性问题。

2、反之，若为了避免引发动态电压电流应力及电磁兼容性问题而采用高阈值电压设计，虽然开关过程会变得较为平缓，有效抑制了和，但这却以牺牲开关速度为代价，导致开关损耗显著增加，降低了器件的整体能效。

3、因此，如何生成一种mosfet器件，在保证低导通损耗和低开关损耗的同时，有效抑制由高电流变化率（）和高电压变化率（）引发的动态电压电流应力及电磁兼容性问题。

技术实现思路

1、本技术提供了一种半导体器件的制造方法，在保证低导通损耗和低开关损耗的同时，有效抑制由高电流变化率（）和高电压变化率（）引发的动态电压电流应力及电磁兼容性问题。本技术还涉及另一种半导体器件的制造方法。本技术还涉及一种掩膜版。

2、具体方案如下：

3、第一方面，本技术实施例提供了一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底中形成有至少两个mos单元，其中，任意一个mos单元包含第一沟槽和在所述第一沟槽内形成的控制栅；在所述半导体衬底表面形成复合掩膜层；在所述复合掩膜层上，与所述至少两个mos单元分别对应的区域形成包含不同开口率的开口单元；在所述开口单元中位于所述控制栅两侧的目标区域处执行离子注入，形成体区；去除已形成所述开口单元的复合掩膜层；执行高温推结工艺，使所述体区中形成多种掺杂区域，所述多种掺杂区域的掺杂浓度随相应目标区域所对应的目标区域的开口率呈差异化分布。

4、可选的，所述在所述沟槽内形成的控制栅，包括：所述沟槽内的下部形成有第一导电结构，所述沟槽内的下部与所述第一导电结构之间通过第一氧化层隔离；所述沟槽内的上部形成有第二导电结构，所述沟槽内的上部与所述第二导电结构之间通过栅极氧化层隔离；所述第一导电结构和所述第二导电结构之间通过栅间介质层隔离；所述栅极氧化层位于所述沟槽内的上部侧壁以及所述半导体衬底表面除所述沟槽之外的区域；所述第二导电结构的表面形成有第二氧化层；将所述第一导电结构作为屏蔽栅，所述第二导电结构作为控制栅。

5、可选的，所述在所述半导体衬底表面形成复合掩膜层，包括：在所述半导体衬底表面形成硬掩膜层，并在所述硬掩膜层表面涂敷光刻胶层，将所述光刻胶层和所述硬掩膜层构成所述复合掩膜层。

6、可选的，所述在所述半导体衬底表面形成硬掩膜层，包括：执行沉积工艺，在已形成有栅极氧化层的半导体衬底表面以及所述第二氧化层表面形成硬掩膜层。

7、可选的，所述在所述复合掩膜层上，与所述至少两个mos单元分别对应的区域形成包含不同开口率的开口单元，包括：执行光刻工艺，在所述光刻胶层上，与所述至少两个mos单元分别对应的区域形成包含不同开口率的开口单元；执行刻蚀工艺，将所述光刻胶层中所形成的开口单元的图案转移至所述硬掩膜层。

8、可选的，所述至少两个mos单元至少包括第一mos单元和第二mos单元；所述在所述复合掩膜层上，与所述至少两个mos单元分别对应的区域形成包含不同开口率的开口单元，包括：在所述复合掩膜层上，与所述第一mos单元对应的区域形成包含第一开口率的第一开口单元，与所述第二mos单元对应的区域形成包含第二开口率的第二开口单元，所述第一开口率大于所述第二开口率。

9、可选的，所述在所述开口单元中位于所述控制栅两侧的目标区域处执行离子注入，形成体区，包括：在同一离子注入工艺中，分别在所述第一开口单元中位于第一控制栅两侧的第一目标区域处，以及在所述第二开口单元中位于第二控制栅两侧的第二目标区域处执行离子注入，以在所述半导体衬底的外延层内形成所述体区；其中，所述第一目标区域所注入的离子浓度大于所述第二目标区域所注入的离子浓度。

10、可选的，所述去除已形成所述开口单元的复合掩膜层，包括：执行干法剥离和/湿法剥离工艺，去除所述已形成所述开口单元的光刻胶层；执行干法刻蚀和/湿法刻蚀工艺，去除所述已形成所述开口单元的硬掩膜层。

11、可选的，所述多种掺杂区域至少包括在所述体区与所述第一目标区域对应的第一掺杂区域，以及在所述体区与所述第二目标区域对应的第二掺杂区域；所述执行高温推结工艺，使所述体区中形成多种掺杂区域，所述多种掺杂区域的掺杂浓度随相应目标区域所对应的开口单元的开口率呈差异化分布，包括：将已注入离子的半导体衬底按照预设的高温推结距离和高温推结时间执行高温推结工艺，以使所述第一目标区域和所述第二目标区域内所注入的离子分别发生纵向和横向扩散，以形成第一掺杂区域和第二掺杂区域；其中，所述第一掺杂区域的主体掺杂浓度大于所述第二掺杂区域的主体掺杂浓度。

12、可选的，所述开口单元中包含存在至少两个开窗区域的目标开口单元；其中，在所述目标开口单元的至少两个开窗区域中，最小开窗区域的开窗尺寸与所述光刻胶层的厚度之间的比值大于或等于第一预设比值，相邻两个开窗区域之间的最小光刻胶线条宽度与所述高温推结工艺设定的高温推结距离之间的比值小于或等于第二预设比值。

13、可选的，所述硬掩膜层包括氮化硅（sin）、氮氧化硅（sion）、含氢氮化硅（sihn）任一在内的氮化物层或其他无法与氢氟酸发生反应的非氧化膜屏蔽层中的一种。

14、可选的，所述方法还包括：根据所述体区所需注入的离子的能量，确定所述硬掩膜层的形成厚度。

15、可选的，所述硬掩膜层的形成厚度为2000埃~15000埃中任意一个。

16、第二方面，本技术实施例提供了一种半导体器件的制造方法，其特征在于，所述方法包括：提供半导体衬底；在所述半导体衬底的外延层上形成掩膜层；在所述掩膜层上的不同区域分别形成包含不同开口率的开口单元；在所述开口单元中执行离子注入，形成体区；去除已形成所述开口单元的掩膜层；执行高温推结工艺，使所述体区中形成多种掺杂区域，所述多种掺杂区域的掺杂浓度随相应目标区域所对应的开口单元的开口率呈差异化分布。

17、第三方面，本技术实施例提供了一种掩膜版，其特征在于，包括第一区域和第二区域；在所述第一区域和所述第二区域分别形成有不同开口率的透光区域或遮光区域的图案，其中，所述第一区域和所述第二区域分别对应的半导体衬底区域形成两个不同浓度的离子注入区域。

18、可选的，所述掩膜版用于制造第一方面实施例所述的半导体器件。

19、与现有技术相比，本技术具有以下优点：

20、本技术提供的半导体器件的制备方法，提供半导体衬底，所述半导体衬底中形成有至少两个mos单元，其中，任意一个mos单元包含一沟槽和在所述沟槽内形成的控制栅；在所述半导体衬底表面形成复合掩膜层；在所述复合掩膜层上，与所述至少两个mos单元分别对应的区域形成包含不同开口率的开口单元。在所述开口单元中位于所述控制栅两侧的目标区域处执行离子注入，形成体区。该过程中需要使用能量高于预设能量阈值的高能量的离子注入机执行离子注入过程。因为高能离子具有极强的穿透力，如果在离子注入过程中仅仅依靠单层掩膜层，则高能离子会直接击穿单层掩膜层，导致不需要注入离子的区域也会被意外掺杂。而复合掩膜层的厚度大于单层掩膜层，具备高致密特性，可以保证高能离子从开口区域对应的目标区域注入半导体衬底的外延层内时避免发生穿透现象。然后，去除已形成所述开口单元的复合掩膜层；执行高温推结工艺，使所述体区中形成多种掺杂区域，所述多种掺杂区域的掺杂浓度随相应目标区域所对应的开口单元的开口率呈差异化分布。本方案中，不同开口单元的开口率不同，因此，在具有不同开口率的开口单元处向半导体衬底的外延层内执行离子注入工艺，可使得体区形成离子注入剂量差异化的离子注入区域，并执行高温推结工艺，可形成具有不同掺杂浓度的掺杂区域，从而形成差异化的多级开启单元。因此，可实现在同一个mosfet器件上并联多级阈值电压的开关单元，实现了在保证低导通损耗和低开关损耗的同时，有效抑制由高电流变化率（）和高电压变化率（）引发的动态电压电流应力及电磁兼容性问题。