半导体装置的制作方法

本公开涉及一种半导体装置。

背景技术：

1、已知在形成finfet(field effect transistor)或纳米片晶体管和二极管的情况下，在二极管中的相当于晶体管的栅电极的部分设置半导体层。另外，已知cfet(complementary field effect transistor)技术。

2、<现有技术文献>

3、<专利文献>

4、专利文献1：美国专利申请公开第2023/0284427号说明书

5、专利文献2：美国专利第10504890号说明书

6、专利文献3：美国专利第11532607号说明书

7、专利文献4：美国专利第11075273号说明书

8、<非专利文献>

9、非专利文献1：h. mertens et al.,“nanosheet-based complementary field-effect transistors (cfets) at 48nm gate pitch, and middle dielectricisolation to enable cfet inner spacer formation andmulti-vtpatterning” 2023ieee symposium on vlsi technology and circuits (vlsi technology andcircuits)，11-16 june 2023, 互联网 

10、非专利文献2：h. horiguchi et al.,“3d stacked devices and molinnovations forpost-nanosheetcmos scaling” 2023 international electrondevices meeting (iedm)，09-13 december 2023, 互联网 

技术实现思路

1、<本发明要解决的问题>

2、关于形成纳米片晶体管或cfet和二极管时，接合面积大的二极管应当采用什么样的结构尚未进行详细的研究。

3、本公开的目的在于提供一种能够增大接合面积的半导体装置。

4、<用于解决问题的手段>

5、根据本公开的实施方式，半导体装置包括：基板；第一半导体层，设置在所述基板上，并具有第一导电型；第二半导体层，设置在所述基板上，并具有与所述第一导电型不同的第二导电型；第三半导体层，设置在所述第一半导体层和所述第二半导体层之间，并与所述第一半导体层和所述第二半导体层接触，并具有所述第一导电型和所述第二导电型中的任一个的第三导电型；第四半导体层，设置在所述第一半导体层和所述第二半导体层之间，并与所述第一半导体层、所述第二半导体层和所述第三半导体层接触，并具有与所述第三导电型不同的第四导电型。

6、<发明的效果>

7、根据本公开的技术，能够增大接合面积。

1.一种半导体装置，其包括：

2.根据权利要求1所述的半导体装置，其中，

3.根据权利要求1或2所述的半导体装置，其中，

4.根据权利要求1或2所述的半导体装置，其中，

5.根据权利要求1或2所述的半导体装置，包括：

6.根据权利要求1或2所述的半导体装置，包括：

7.根据权利要求6所述的半导体装置，其中，

8.根据权利要求6所述的半导体装置，其中，

9.根据权利要求8所述的半导体装置，其中，

10.根据权利要求6所述的半导体装置，其中，

11.根据权利要求6所述的半导体装置，其中，

12.根据权利要求1或2所述的半导体装置，包括：