SAR-ADC电路及芯片的制作方法

本发明涉及集成电路，具体涉及‌sar-adc电路及芯片。

背景技术：

1、adc（analog to digital converter，模数转换器）的转换速度与转换精度是一对矛盾体，尤其在sar-adc（successive approximation register adc，‌逐次逼近型模数转换器）的电容阵列的取舍时更能体现。一方面，受限于工艺中电容的精度和失配问题，最小单位电容的电容值不能取得太小。因为电容值过小意味着电容的面积大幅缩减，会导致明显的工艺失配问题，而工艺的失配会使公差带来的误差占比变高，这就会导致电容和电容之间的不匹配，从而影响adc精度。另一方面，如果最小单位电容不够小，则会限制sar-adc的转换速度，使得10位以上的adc面积和功耗很难做小。

技术实现思路

1、本发明提供了一种‌sar-adc电路及芯片，以解决现有sar-adc因无法兼顾速度和精度而使得10位以上的adc面积和功耗很难做小的问题。

2、第一方面，本发明提供了一种‌sar-adc电路，包括dac电容阵列、比较器、按位锁存器、组合逻辑单元及时钟逻辑单元；

3、dac电容阵列的输入端用于接收采样信号，dac电容阵列的输出端与比较器的输入端连接，dac电容阵列的第一时钟接收端与按位锁存器的锁存端连接，dac电容阵列的第二时钟接收端与时钟逻辑单元的第一时钟输出端连接，dac电容阵列包括带多个冗余位的呈二进制排列的电容阵列和开关，通过采用增加冗余位，降低单位电容的阻值的方式，利用电容间电荷再分配完成二进制搜索算法以输出差分模拟信号；

4、比较器的输出端与按位锁存器的输入端连接，比较器的复位端与时钟逻辑单元的第二时钟输出端连接，比较器用于比较差分模拟信号的大小以输出原始比较结果；

5、按位锁存器的输出端与组合逻辑单元的输入端连接，按位锁存器的复位端与时钟逻辑单元的第三时钟输出端连接，按位锁存器用于将原始比较结果按位保存为二进制数字信号形式的多位比较结果；

6、组合逻辑单元的时钟接收端与时钟逻辑单元的第四时钟输出端连接，组合逻辑单元用于通过冗余计算将多位比较结果转换为多位adc输出；

7、时钟逻辑单元用于向dac电容阵列提供采样保持时钟，分别向比较器和按位锁存器提供复位时钟，向组合逻辑单元提供同步时钟。

8、在一种可选的实施方式中，dac电容阵列中的单位电容为金属与金属之间的寄生电容。

9、在一种可选的实施方式中，单位电容的电容值为0.8ff。

10、在一种可选的实施方式中，多位比较结果为15位比较结果。

11、在一种可选的实施方式中，多位adc输出为12位adc输出。

12、在一种可选的实施方式中，12位adc输出有2位冗余位，冗余系数为1.81。

13、在一种可选的实施方式中，差分模拟信号包括15组差分信号。

14、在一种可选的实施方式中，dac电容阵列包括14组由开关控制接入状态的电容，各组电容之间的电容值比值关系为1：1：1：2：3：3：7：14：24：42：76：140：254：458。

15、在一种可选的实施方式中，dac电容阵列中的电容的最小电容值为单位电容。

16、第二方面，本发明提供了一种芯片，包括上述第一方面或其对应的任一实施方式的‌sar-adc电路。

17、本发明提供的技术方案至少具备以下有益效果：

18、通过将dac电容阵列配置为包括带多个冗余位的呈二进制排列的电容阵列和开关，采用增加冗余位，降低单位电容的阻值的方式，利用电容间电荷再分配完成二进制搜索算法以输出差分模拟信号，由比较器比较差分模拟信号的大小以输出原始比较结果，由按位锁存器将原始比较结果按位保存为二进制数字信号形式的多位比较结果，由组合逻辑单元通过冗余计算将多位比较结果转换为多位adc输出，以此可以通过减小单位电容的阻值来压缩adc面积和提高adc速度，并通过冗余位设置和冗余计算降低因减小单位电容的阻值带来的精度降低和电容间不匹配影响，兼顾了sar-adc的速度和精度，可以使得10位以上的adc面积和功耗做得更小。

1.一种‌sar-adc电路，其特征在于，包括dac电容阵列、比较器、按位锁存器、组合逻辑单元及时钟逻辑单元；

2.根据权利要求1所述的‌sar-adc电路，其特征在于，所述dac电容阵列中的单位电容为金属与金属之间的寄生电容。

3.根据权利要求2所述的‌sar-adc电路，其特征在于，所述单位电容的电容值为0.8ff。

4.根据权利要求1所述的‌sar-adc电路，其特征在于，所述多位比较结果为15位比较结果。

5.根据权利要求4所述的‌sar-adc电路，其特征在于，所述多位adc输出为12位adc输出。

6.根据权利要求5所述的‌sar-adc电路，其特征在于，所述12位adc输出有2位冗余位，冗余系数为1.81。

7.根据权利要求4所述的‌sar-adc电路，其特征在于，所述差分模拟信号包括15组差分信号。

8.根据权利要求4所述的‌sar-adc电路，其特征在于，所述dac电容阵列包括14组由开关控制接入状态的电容，各组电容之间的电容值比值关系为1：1：1：2：3：3：7：14：24：42：76：140：254：458。

9.根据权利要求8所述的‌sar-adc电路，其特征在于，所述dac电容阵列中的电容的最小电容值为单位电容。

10.一种芯片，其特征在于，包括如权利要求1至9中任一项所述的‌sar-adc电路。