一种外延结构、VCSEL芯片及其制作方法与流程

本发明属于光电器件，更为具体地说，涉及一种外延结构、vcsel芯片及其制作方法。

背景技术：

1、垂直腔面发射激光器（vcsel，vertical cavity surface emitting laser）是一种激光发射方向垂直于芯片表面的半导体激光器。内部结构包含有，提供高反射率的分布式布拉格反射镜、产生激光的有源区、电限制和光限制的氧化层、以及低电阻的欧姆接触层。当对vcsel施加正向电压时，电子从n型区域注入，空穴从p型区域注入，两者在有源区发生辐射复合产生光子。经过上下两侧的布拉格反射镜多次往返发生干涉效应，光子数量呈雪崩式放大，最后形成激光垂直射出。

2、电气过应力（electrical over stress，eos）是指电子器件或芯片承受超过其绝对最大额定值的电压或电流的现象，是导致集成电路现场失效的主要因素之一。vcsel芯片的正向工作电压通常较低，当施加的电压超过vcsel芯片工作电压的正常范围，vcsel芯片会发生不可逆的电气过应力失效现象，造成vcsel芯片完全的失效，导致的产品良率降低问题。

3、因此，如何在vcsel芯片内部设计在小电压下具有eos保护功能的芯片结构设计要求，成为本领域技术人员亟待解决的技术难题。

技术实现思路

1、有鉴于此，本发明提供一种外延结构、vcsel芯片及其制作方法，以解决当施加的电压超过vcsel芯片工作电压的正常范围，vcsel芯片会发生不可逆的电气过应力失效现象，造成vcsel芯片完全的失效，导致的产品良率降低问题。

2、为实现上述目的，本发明采用的技术方案如下：

3、一种外延结构，其特征在于，所述外延结构包括：

4、衬底；

5、设置在所述衬底上的外延叠层，所述外延叠层至少包括：从下至上依次层叠于所述衬底上的第二型半导体层、第一型半导体层、第一型欧姆接触层、第一型dbr层、有源区、氧化层、第二型dbr层以及第二型欧姆接触层。

6、优选地，所述衬底包括绝缘材料层，所述第一型半导体层、所述第二型半导体层和所述衬底为同族材料层，在所述衬底上采用一次外延获得所述外延叠层。

7、优选地，所述第一型半导体层和所述第二型半导体层中之一者为n型半导体层，另一者为p型半导体层，所述第一型半导体层和所述第二型半导体层形成同质pn结。

8、优选地，所述第一型半导体层和所述第二型半导体层的厚度范围皆为10nm-1000nm，包括端点值。

9、优选地，所述第一型欧姆接触层和所述第二型欧姆接触层与所述衬底为同族材料，且所述第一型欧姆接触层和所述第二型欧姆接触层皆为重掺层。

10、优选地，第一型半导体层和第一型欧姆接触层及所述第一型dbr层的掺杂类型相同，所述衬底、所述第二型半导体层、所述氧化层、所述第二型dbr层及所述第二型欧姆接触层的掺杂类型相同。

11、本发明还提供了一种vcsel芯片，其特征在于，所述vcsel芯片包括：

12、采用上述任一项所述的外延结构；

13、所述外延叠层包括第一区域和第二区域，所述第一区域的表面部分为所述第一型欧姆接触层背离所述衬底一侧的第一台面，部分为所述第二型欧姆接触层背离所述衬底一侧的第二台面；所述第二区域的表面部分为所述第二型半导体层背离所述衬底一侧的第三台面，部分为所述第一型欧姆接触层背离所述衬底一侧的第四台面；

14、第一电极组件，其设置在所述第一区域上，并与所述第一区域对应的外延叠层构成vcsel发光区；

15、第二电极组件，其设置在所述第二区域上，并与所述第二区域对应的外延叠层构成pn结保护区；

16、其中，所述vcsel发光区和所述pn结保护区间隔设置，且，所述vcsel发光区和所述pn结保护区形成并联电连接。

17、优选地，所述衬底朝向所述外延叠层的一侧具有裸露的表面以形成隔离区，所述vcsel发光区和所述pn结保护区通过所述隔离区间隔设置；

18、所述第一电极组件包括第一电极和第二电极，所述第一电极位于所述第一台面，所述第二电极位于所述第二台面；

19、所述第二电极组件包括第三电极和第四电极，所述第三电极位于所述第三台面，所述第四电极位于所述第四台面；

20、其中，所述第一电极和所述第二电极的极性相反，且所述第一电极和所述第四电极的极性相同，所述第二电极和所述第三电极的极性相同。

21、优选地，在所述第二型半导体层的势垒高度保持不变时，所述pn结保护区的保护电压随第一型半导体层的势垒高度的增大呈减小趋势；

22、或，

23、在所述第一型半导体层的势垒高度保持不变时，所述pn结保护区的保护电压随第二型半导体层的势垒高度的增大呈减小趋势。

24、优选地，所述第一型半导体层和所述第二型半导体层的势垒高度范围皆为1.41ev-1.59ev，包括端点值；

25、或，所述第一型半导体层和所述第二型半导体层的掺杂浓度范围皆为1e18cm-3-1e21cm-3，包括端点值。

26、优选地，vcsel芯片还包括绝缘保护层、第一金属连接线及第二金属连接线；

27、所述绝缘保护层覆盖所述vcsel发光区、所述pn结保护区及隔离区的裸露面，并显露所述第一电极组件和所述第二电极组件；所述第一金属连接线经所述绝缘保护层的表面连接所述vcsel发光区的第一电极和所述pn结保护区的第四电极；所述第二金属连接线经所述绝缘保护层的表面连接所述vcsel发光区的第二电极和所述pn结保护区的第三电极，且所述第一金属连接线和所述第二金属连接线相互绝缘。

28、优选地，所述vcsel发光区包括阵列分布的多个发光单元，且各所述发光单元之间形成并联。

29、本发明还提供了一种vcsel芯片的制作方法，其特征在于，包括：

30、步骤一、制作外延结构；

31、具体的，提供一衬底，在所述衬底上通过一次外延工艺形成外延叠层，所述外延叠层至少包括沿生长方向依次层叠的第二型半导体层、第一型半导体层、第一型欧姆接触层、第一型dbr层、有源区、氧化层、第二型dbr层以及第二型欧姆接触层；

32、步骤二、刻蚀所述外延叠层并制备第一电极组件及第二电极组件，形成vcsel芯片；

33、具体的，通过刻蚀工艺，以使所述外延叠层具有第一区域和第二区域，所述第一区域的表面部分为所述第一型欧姆接触层背离所述衬底一侧的第一台面，部分为所述第二型欧姆接触层背离所述衬底一侧的第二台面；所述第二区域的表面部分为所述第二型半导体层背离所述衬底一侧的第三台面，部分为所述第一型欧姆接触层背离所述衬底一侧的第四台面；

34、并在所述第一区域制作第一电极组件，其与所述第一区域对应的外延叠层构成vcsel发光区；在所述第二区域制作第二电极组件，其与所述第二区域对应的外延叠层构成pn结保护区；

35、其中，所述vcsel发光区和所述pn结保护区间隔设置，且，所述vcsel发光区和所述pn结保护区形成并联电连接。

36、借由上述技术方案，本技术提供了一种外延结构、vcsel芯片及其制作方法，其中，外延结构包括：衬底；设置在衬底上的外延叠层，外延叠层至少包括：第二型半导体层、第一型半导体层、第一型欧姆接触层、第一型dbr层、有源区、氧化层、第二型dbr层以及第二型欧姆接触层；其中，第二型半导体层、第一型半导体层及第一型欧姆接触层可用于形成pn结保护区，第二型半导体层、第一型半导体层、第一型欧姆接触层、第一型dbr层、有源区、氧化层、第二型dbr层以及第二型欧姆接触层可用于形成vcsel发光区，以用于制作带有pn结保护区的vcsel芯片，实现对vcsel芯片的电气过应力（eos）保护，且同时满足器件小型化需求。其制作简单、制备成本低、便于规模化生产。