一种等离子体发生器一体化芯片封装集成工艺的制作方法

本发明属于半导体封装，具体涉及一种等离子体发生器一体化芯片封装集成工艺。

背景技术：

1、等离子体发生器在工业消毒、材料改性、微型推进器以及光谱光源等领域有着广泛应用。传统的等离子体发生器通常由多个独立部件组成，包括高压电源模块、放电电极、气体反应腔以及外部气路控制系统。这些部件分别制造后再通过导线、接插件或管路连接成一个完整系统。这种分立式结构带来几个突出问题。

2、首先，驱动电路与放电电极之间的连接线较长，导线上存在不可忽略的寄生电感和电容。当采用高频或脉冲方式激发等离子体时，寄生参数会扭曲电压波形，使放电启辉延迟甚至无法击穿，同时也限制了驱动频率的上限。其次，多个分立器件组装后的系统体积庞大，难以满足便携设备或微小卫星对轻量化的要求。再次，由于每个组件的制造工艺相互独立，批次之间的参数离散性大，导致等离子体放电特性在不同器件之间差异明显，难以保证一致稳定的处理效果。最后，外部互连线在潮湿或高压环境下容易发生表面爬电、电弧击穿或信号串扰，降低了系统的可靠性和安全性。

3、近年来，微机电系统技术的进步使得微型放电腔可以在硅片上加工出来，但这些微放电腔仍然作为无源芯片单独制作，再通过打线或倒装焊的方式与驱动芯片连接。这种混合集成虽然比传统线缆连接有所改进，但寄生参数和体积问题并未根除，而且多芯片组装增加了封装成本和工艺复杂度。因此，市场需要一种能够在芯片制造阶段就将驱动电路与放电结构一体化集成并完成封装的新工艺，从根本上消除外部互联，从而提升等离子体发生器的集成度、一致性和可靠性。

技术实现思路

1、本发明的目的是提供一种等离子体发生器一体化芯片封装集成工艺，以解决现有混合集成方式下寄生参数大、集成度低、一致性和可靠性差的技术问题。

2、为实现上述目的，本发明提供如下技术方案：

3、一种等离子体发生器一体化芯片封装集成工艺，包括以下步骤：

4、步骤一：提供半导体衬底，该半导体衬底上集成有用于驱动等离子体产生的驱动电路；

5、步骤二：在半导体衬底上沉积底部绝缘层，并在底部绝缘层上形成底部电极层，底部电极层与驱动电路的输出端电连接；

6、步骤三：在底部电极层上沉积中间绝缘层，并在中间绝缘层上形成牺牲层，图形化牺牲层以定义等离子体放电腔的轮廓与位置；

7、步骤四：沉积覆盖牺牲层和中间绝缘层的顶部绝缘层，并在顶部绝缘层中形成连通至牺牲层的释放孔；

8、步骤五：通过释放孔刻蚀去除牺牲层，形成位于顶部绝缘层与中间绝缘层之间的悬空放电腔；

9、步骤六：在顶部绝缘层上形成顶部电极层，顶部电极层避开释放孔所在区域，且顶部电极层与驱动电路的另一输出端电连接，顶部电极层与底部电极层在垂直于衬底方向上的投影至少部分重叠以构成放电电极对；

10、步骤七：采用晶圆级键合工艺，在顶部绝缘层上方键合一封盖晶圆，在封盖晶圆与顶部绝缘层之间形成密封气氛，且密封气氛通过释放孔进入悬空放电腔，然后切割形成单个器件，并引出与底部电极层和顶部电极层电连接的输入输出端口。

11、上述方案通过在同一半导体衬底上同时制造驱动电路和放电结构，并采用牺牲层释放工艺形成悬空放电腔，使得放电电极与驱动电路之间的电连接路径极短，寄生电容和电感显著降低，有利于实现高频或脉冲高压的快速响应。顶部电极层避开释放孔的设计保证了封装时气氛能够顺畅进入放电腔，避免了电极遮挡导致的气流堵塞。晶圆级键合与切割一体化完成，使得单个器件的尺寸紧凑且性能一致，外部仅需连接电源和信号线即可工作，减少了后道组装工序。

12、作为本发明的优选方案，步骤二中底部绝缘层的材料为氧化硅、氮化硅或氮氧化硅中的至少一种，其沉积厚度范围为100纳米至5微米；步骤三中牺牲层的材料为非晶硅、多晶硅或光刻胶，其厚度范围为500纳米至10微米。

13、上述方案对底部绝缘层和牺牲层的材料及厚度范围进行限定，一方面保证了驱动电路与放电结构之间的电隔离可靠性，防止高压放电击穿衬底上的低压器件；另一方面，牺牲层厚度范围决定了放电腔的垂直高度，该高度与等离子体激发电压和气体放电模式直接相关，采用非晶硅、多晶硅或光刻胶作为牺牲材料，能够兼容标准半导体工艺中的沉积和刻蚀设备，便于实现工艺集成。

14、作为本发明的优选方案，步骤四中顶部绝缘层的材料为氧化硅、氮化硅或氮氧化硅中的至少一种，其沉积厚度范围为200纳米至3微米；释放孔的直径范围为0.5微米至5微米。

15、上述方案中顶部绝缘层的厚度与释放孔尺寸相互匹配，较薄的顶部绝缘层有利于降低顶部电极与放电腔之间的介质层电容，提高放电效率；释放孔的直径设定在合理区间内，既保证了刻蚀气体能够顺利进入并完全去除牺牲层，又避免了因开孔过大而降低后续封装的气密性或机械强度。该范围兼顾了释放工艺的可行性和封装后的长期稳定性。

16、作为本发明的优选方案，步骤五中刻蚀去除牺牲层采用各向同性的干法刻蚀工艺，刻蚀气体包含六氟化硫、三氟化氮或二氟化氙中的至少一种，刻蚀温度控制在20摄氏度至150摄氏度范围内，刻蚀腔体压力控制在0.1帕至50帕范围内。

17、上述方案采用各向同性的干法刻蚀去除牺牲层，能够在释放孔尺寸有限的情况下实现牺牲层在水平方向上的均匀掏空，确保放电腔的轮廓完整且无残留物。刻蚀气体种类、温度与压力的协同控制，使得对牺牲材料的刻蚀速率远高于对绝缘层的刻蚀速率，从而保护了顶部和底部的介质层及电极结构不遭受损伤，维持了放电腔的尺寸精度和表面质量。

18、作为本发明的优选方案，步骤六中形成顶部电极层之前，还包括在悬空放电腔的内壁表面沉积催化介质层或二次电子发射层，催化介质层或二次电子发射层的材料为氧化镁、氧化铝或钛酸锶中的至少一种，其厚度范围为5纳米至100纳米。

19、上述方案在放电腔内壁沉积催化介质层或二次电子发射层，能够降低气体击穿所需的电场强度，使等离子体在较低的驱动电压下即可启辉。该薄层材料在等离子体环境中具有良好的化学稳定性和电子发射特性，有助于维持放电的均匀性和持续性，尤其适用于低气压或惰性气体环境下的微放电腔，减少了电极表面的溅射腐蚀，延长了器件使用寿命。

20、作为本发明的优选方案，步骤七中晶圆级键合工艺为金属共晶键合、阳极键合或玻璃浆料键合；键合温度范围为150摄氏度至450摄氏度，键合压力范围为0.1兆帕至5兆帕；密封气氛为惰性气体、氮气或低气压空气，其绝对压力范围为10千帕至101千帕。

21、上述方案中晶圆级键合工艺的类型、温度与压力范围的选择，决定了封盖与器件晶圆之间的结合强度和气密等级。金属共晶键合可提供优异的电热导和密封性能，阳极键合适用于玻璃-硅结构，玻璃浆料键合则对表面平整度容忍度较高。密封气氛的种类和压力直接影响等离子体的激发特性和电子能量分布，可通过调整气氛组成来适配不同应用场景，如消毒、推进或材料处理。

22、作为本发明优选方案，底部电极层和顶部电极层的材料选自铝、钛、铂、金、铜或氮化钛中的至少一种，其单层厚度范围为50纳米至1微米；底部电极层与顶部电极层在垂直于衬底方向上的投影重叠区域的形状为圆形、矩形或环形，该重叠区域在水平方向上的最小特征尺寸范围为10微米至500微米。

23、底部电极层和顶部电极层的材料及厚度决定了电极的导电性、抗腐蚀性和与介质的附着力。钛、铂、金等贵金属材料在等离子体环境中不易氧化，铜和铝则成本较低。电极重叠区域的形状和水平尺寸决定了放电发生的有效面积，圆形适用于点状等离子体源，矩形或环形适用于线状或面状放电区域，该特征尺寸范围覆盖了从微型到中等尺度的应用需求。

24、作为本发明的优选方案，在步骤一之后、步骤二之前，还包括在半导体衬底上形成阻挡层的步骤，阻挡层的材料为氧化硅或氮化硅，其厚度范围为50纳米至2微米，用于隔离驱动电路与后续沉积层。

25、在半导体衬底与后续沉积层之间增加阻挡层，有效防止刻蚀气体、湿法化学试剂或高温扩散物质对驱动电路区域的损伤。氧化硅或氮化硅作为阻挡层具有良好的致密性和化学惰性，其厚度足以阻挡离子轰击和金属污染物的迁移，从而保护了衬底上已经集成的cmos电路，提高了整体工艺的成品率。

26、作为本发明的优选方案，还包括在步骤七之后进行退火处理的步骤，退火温度范围为200摄氏度至400摄氏度，退火时间范围为30分钟至120分钟，用于释放封装应力并稳定界面。

27、在晶圆级封装完成后进行退火处理，可以使键合界面处的金属或玻璃材料发生再结晶或应力松弛，消除因温度循环和压力作用产生的残余应力。同时，退火有助于封盖与器件晶圆之间的界面化学键合更加稳定，减少长期工作下的漏气风险，并改善电极与绝缘层之间的接触质量，从而提升等离子体发生器的可靠性和重复使用次数。

28、作为本发明的优选方案，悬空放电腔的高度由牺牲层的厚度决定，其高度范围为500纳米至10微米；悬空放电腔的侧壁与底部电极层及顶部电极层之间的最小距离由中间绝缘层与顶部绝缘层的厚度共同决定，该最小距离范围为100纳米至4微米。

29、悬空放电腔的高度和侧壁距离是决定等离子体击穿电压的关键几何参数。高度由牺牲层厚度精确控制，侧壁距离由中间绝缘层与顶部绝缘层的共同厚度决定。较矮的腔体可在较低电压下产生微放电，适合低压或便携设备；较高的腔体则可容纳更大的气体体积，适用于需要较高反应速率的场合。通过调节这两个参数，可以在不改变驱动电路设计的前提下，灵活适配不同气体种类和气压条件，拓展了器件的适用范围。

30、相比于现有技术，本发明具有以下有益效果：

31、1、本发明电性能得到明显改善：由于底部电极和顶部电极距离驱动电路的输出端仅有数微米至数十微米，导线寄生电感可以降低到皮亨级别，寄生电容也极小。这使得驱动电路产生的脉冲波形可以几乎无畸变地施加到放电电极上，启辉延迟时间缩短，放电频率上限提升。即使在以往难以实现的数十兆赫兹频段，芯片也能稳定工作。同时，因为不存在外部高压互连线，电场全部被介质层和封装盖板约束在芯片内部，不会对外部电路产生电磁干扰，也消除了高压爬电的安全隐患。

32、2.本发明体积和重量大幅缩减：等离子体发生器的核心部分连同驱动电路封装在单个芯片内，典型尺寸仅为毫米至厘米级别，厚度通常不超过一毫米。与传统的由独立高压电源、放电管和管路构成的系统相比，体积可缩小几十倍甚至上百倍。这一效果在微型推进器和手持消毒设备中尤为突出，使得原先无法实现的小型化应用成为可能。

33、3. 本发明一致性和重复性显著提高：所有放电腔的几何尺寸由光刻和薄膜沉积工艺控制，精度可达亚微米级，同一晶圆上不同芯片之间的电极间距、腔体高度、介质层厚度几乎相同。加上驱动电路的参数也在晶圆测试阶段经过修调，因此批量生产出的芯片具有高度一致的启辉电压、放电功率和等离子体密度。用户在更换芯片时无需重新校准驱动参数，这对于医疗消毒和光谱分析等要求严格重复性的应用至关重要。

34、4. 本发明可靠性和使用寿命得到延长：晶圆级键合形成的密封气氛将放电腔与外界环境隔离开来，避免了潮湿空气、灰尘或腐蚀性气体的侵入。对于低气压应用，密封保持了稳定的气体密度，不会因泄漏而丧失推进能力。对于大气压应用，密封结构可以防止电极氧化。内壁沉积的二次电子发射层或催化层不仅降低了启辉电压，还减少了离子对电极的直接轰击，从而使电极寿命延长数倍。退火处理进一步消除了键合应力，提高了密封界面的长期稳定性。

35、5. 本发明使用便利性获得本质提升：最终得到的芯片仅需低压直流供电即可工作，无需配备笨重的高压电源、射频匹配器或气瓶。这大大降低了终端设备的开发难度和成本，使得等离子体技术可以进入消费级市场，例如便携式消毒笔、微型光谱仪甚至可穿戴式伤口处理贴片。

36、综上，本发明通过一体化芯片封装集成工艺，从根本上改变了等离子体发生器传统的分体式架构，在电性能、尺寸、一致性、可靠性和易用性方面均取得了实质性的进步。三个具体实施例分别验证了该工艺在推进、消毒和光源领域的可行性，且每个实施例的测试数据均显示出一体化方案相比混合集成方案的明显优势。