一种ASIC定制SRAM阵列行为的等效建模方法与系统与流程

本发明属于集成电路设计，尤其涉及一种asic定制sram阵列行为的等效建模方法与系统。

背景技术：

1、在专用集成电路设计流程中，片上静态随机存取存储器通常仅提供库文件、布局布线文件及黑盒网表，而不提供完整寄存器传输级源码。该类存储器宏本质上属于模拟辅助数字电路，无法直接被现场可编程门阵列综合工具识别和映射。

2、因此，通常会产生以下问题：

3、第一，存储器黑盒无法展开，导致综合失败、数据路径丢失及系统无法启动。

4、第二，专用集成电路存储器原始读写行为与现场可编程门阵列块存储器的固有行为不一致，例如读期间写、异步输出窗口、写优先级及时序关系存在差异，导致软件初始化异常、中央处理器跑飞及状态机失效。

5、第三，专用集成电路存储器周边存在大量地址生成、页地址偏移、列地址展开及控制逻辑，其原始实现通常基于专用集成电路工艺优化后的门级结构，在现场可编程门阵列中会形成严重布线拥塞、高扇出网络及深层组合路径，从而导致建立时间违例与保持时间违例大量出现。

6、现有技术通常采用以下几种方法进行替代：其一，直接使用现场可编程门阵列块存储器替换专用集成电路存储器；其二，采用二维寄存器数组进行行为建模；其三，采用黑盒旁路方式跳过存储器宏。然而，上述方法均存在明显缺陷。直接块存储器替换会改变原专用集成电路存储器的时序行为与访问行为，无法保证软件与系统级逻辑兼容。二维寄存器数组在大规模存储器场景下会产生极高查找表消耗、地址扇出及布线延迟，难以实现时序收敛。黑盒旁路则无法完成真实功能验证。

7、对于现有技术存在的缺陷，需要一种面向fpga综合工具的asic定制sram阵列行为等效建模方法、系统及fpga原型验证平台。

技术实现思路

1、本发明公开一种asic定制sram阵列行为的等效建模方法。

2、包括：

3、对asic定制sram宏进行接口解析，构建fpga行为等效模型；

4、将sram地址空间划分为多个局部子阵列，分块化sram阵列并重构，并存入所述fpga行为等效模型数据；

5、将所述行为等效模型数据的离散位级加法链重构为向量加法表达式，映射至fpga专用进位链；

6、至通过fpga延迟链对所述fpga专用进位链的局部数据路径或时钟分支进行时序补偿。

7、进一步地，所述时序补偿作用于局部数据路径或时钟局部分支。

8、优选地，所述fpga行为等效模型包含asic sram的顶层端口定义、地址宽度、数据宽度及控制时序关系。

9、进一步地，所述离散位级加法链的识别对象包括由xor门、and门、or门及全加器级联构成的位级加法链。

10、进一步地，所述fpga延迟链包含多级缓冲单元级联结构，每级缓冲单元输出端设置有选择端口。

11、另一方面，提供一种asic定制sram行为的等效建模系统，包括：

12、接口解析模块，提取asic sram宏的网表信息，输出fpga行为等效模型；

13、阵列重构模块，将sram地址空间划分为多个局部子阵列，输出分块化存储结构，并存入所述fpga行为等效模型数据；

14、地址逻辑向量化模块，将所述行为等效数据的离散位级加法链转换为向量加法表达式，映射至fpga进位链。

15、进一步地，所述阵列重构模块通过高位地址选择存储区，低位地址局部寻址。

16、进一步地，所述地址逻辑向量化模块识别xor、and、or及全加器链结构，输出向量加法表达式。

17、优选地，所述时序补偿模块包括fpga延迟链和局部时钟分支缓冲。

18、另一方面，提供一种fpga原型验证平台，包括上述面向fpga综合工具的asic定制sram行为等效建模系统。

19、与现有技术相比，本发明具有以下有益效果：

20、1.通过对asic sram宏进行接口解析，构建包含其端口定义、地址宽度、数据宽度及控制时序关系的fpga行为等效模型，使fpga综合工具能够识别原本无法映射的asicsram宏，解决综合失败问题，上层rtl、cpu软件及系统总线无需修改即可直接运行。

21、2.将sram地址空间划分为多个局部子阵列，通过高位地址选择bank、低位地址局部寻址，将全局访问转化为局部访问，降低扇出与布线拥塞，减少lut使用率。

22、3.识别离散位级加法链（包括xor、and、or及全加器级联链），重构为向量加法表达式并映射至fpga专用进位链，使关键路径逻辑级数由二十余级降至个位数，路径延迟降低超过50%。

23、4.通过包含多级缓冲单元及选择端口的fpga延迟链对局部数据路径或时钟分支进行时序补偿，恢复原始时序窗口关系，解决数据提前到达及保持时间违例问题。

24、5. 包含上述模块的fpga原型验证平台，在不修改asic原始rtl及软件代码的前提下，实现asic sram在fpga平台上的综合与时序收敛，特别适用于asic原型验证场景。

1.一种asic定制sram阵列行为的等效建模方法，其特征在于：

2.根据权利要求1所述的方法，其特征在于：所述时序补偿作用于局部数据路径或时钟局部分支。

3.根据权利要求1所述的方法，其特征在于：所述fpga行为等效模型包含asic sram的顶层端口定义、地址宽度、数据宽度及控制时序关系。

4.根据权利要求1所述的方法，其特征在于：所述离散位级加法链的识别对象包括由xor门、and门、or门及全加器级联构成的位级加法链。

5.根据权利要求1所述的方法，其特征在于：所述fpga延迟链包含多级缓冲单元级联结构，每级缓冲单元输出端设置有选择端口。

6.一种asic定制sram行为的等效建模系统，其特征在于，包括：

7.根据权利要求6所述的系统，其特征在于：所述阵列重构模块通过高位地址选择存储区，低位地址局部寻址定位。

8.根据权利要求6所述的系统，其特征在于：所述地址逻辑向量化模块识别xor、and、or及全加器链结构，输出向量加法表达式。

9.根据权利要求6所述的系统，其特征在于：所述时序补偿模块包括fpga延迟链和局部时钟分支缓冲。

10.一种fpga原型验证平台，其特征在于：包含权利要求6至9中任一项所述的asic定制sram行为等效建模系统。