多内存访问桥接设备、系统及方法与流程

本公开涉及存储，特别涉及一种多内存访问桥接设备、系统及方法。

背景技术：

1、随着集成电路与片上系统（system on chip，soc）技术的快速发展，动态随机存取存储器（dram，如 lpddr/ddr 系列）作为系统的主内存，其数据吞吐率和能效比对整体系统性能起着决定性作用。为了规范内存接口并实现产业链的互操作性，固态技术协会（jedec）制定了严格的内存代际版本标准（如 lpddr4、lpddr4x、lpddr5 等）。

2、在现有的片上系统架构设计中，内存控制器及其对应的物理层（phy）作为核心组成部分，其内部的片选（cs）映射逻辑、周期级时序约束参数以及物理层的电气特性（如驱动阻抗、引脚拓扑）均在硅片设计阶段被完全硬化，导致现有的内存控制器通常仅支持单一代际或特定协议的内存芯片接入，缺乏跨代际兼容的灵活性。特别是在现有人工智能大模型应用的场景下，长篇幅上下文理解的任务处理需要在内存空间置入大量的数据信息，如何提升系统级的内存搭载能力成为了目前亟需解决的技术问题之一。

技术实现思路

1、本公开的目的在于提供一种多内存访问桥接设备、系统及方法，能够实现单个内存控制器对多个内存芯片的接入支持，并支持内存控制器与接入的内存芯片之间内存代际版本的差异设置，从而实现多种不同内存代际版本芯片的灵活、自由配置，有效提升系统级的内存搭载能力。

2、为解决上述技术问题，本公开的第一方面提供了一种多内存访问桥接设备，具体可以包括：内存控制端口，连接预设的内存控制器，用于接收内存控制器提供的第一指令信息，第一指令信息包括控制目标内存芯片的第一片选信号、第一时钟使能信号以及第一命令地址信号；内存选通端口，连接多个内存芯片，用于基于第一指令信息，向多个内存芯片中的目标内存芯片提供第二片选信号以及第二时钟使能信号；内存桥接端口，连接多个内存芯片，用于基于第一指令信息，向多个内存芯片中的目标内存芯片提供第二命令地址信号；桥接访问控制器，分别连接内存控制端口、内存选通端口以及内存桥接端口，用于基于内存控制器的内存代际版本以及目标内存芯片的内存代际版本，将第一指令信息转换为第二指令信息，第二指令信息包括第二片选信号、第二时钟使能信号以及第二命令地址信号；其中，内存控制器与多个内存芯片的内存代际版本不完全相同。

3、在上述第一方面的一种可能的实现中，内存选通端口包括多个片选信号接口以及多个时钟使能信号接口；片选信号接口与内存芯片一一对应；时钟使能信号接口与内存芯片一一对应。

4、在上述第一方面的一种可能的实现中，内存桥接端口包括命令地址共享信号接口；每个内存芯片均与命令地址共享信号接口相连接，以在接收到第二片选信号以及第二时钟使能信号的情况下接收第二命令地址信号。

5、在上述第一方面的一种可能的实现中，该种多内存访问桥接设备还可以包括：内存配置端口，连接预设的内存控制器，用于接收内存控制器提供的内存配置信息；配置存储器，连接内存配置端口，用于存储内存配置信息；桥接访问控制器连接配置存储器，用于基于内存配置信息，将第一指令信息转换为第二指令信息。

6、在上述第一方面的一种可能的实现中，内存配置信息包括每个内存芯片对应的阻抗校准值以及每个芯片对应的命令地址总线校准值。

7、在上述第一方面的一种可能的实现中，配置存储器为非易失性存储器。

8、在上述第一方面的一种可能的实现中，该种多内存访问桥接设备还可以包括：第一内存数据端口和第二内存数据端口，第一内存数据端口连接内存控制器，用于向内存控制器提供双向第一数据信息传输，第二内存数据端口连接多个内存芯片，用于向多个内存芯片提供双向第二数据信息传输；桥接访问控制器分别连接第一内存数据端口和第二内存数据端口，用于基于内存控制器的内存代际版本以及目标内存芯片的内存代际版本，将第一数据信息转换为第二数据信息，或将第二数据信息转换为第一数据信息。

9、本公开的第二方面提供了一种多内存访问桥接系统，该种多内存访问桥接系统可以包括内存控制器、多个内存芯片以及前述第一方面提供的多内存访问桥接设备：内存控制器与多个内存芯片通过多内存访问桥接设备通信连接，以实现内存控制器与内存芯片的访问控制；其中，内存控制器与多个内存芯片的内存代际版本不完全相同。

10、在上述第二方面的一种可能的实现中，多个内存芯片的内存代际版本相同或不完全相同。

11、本公开的第三方面提供了一种多内存访问桥接方法，应用于前述第一方面提供的多内存访问桥接设备，该种多内存访问桥接方法可以包括如下步骤：接收内存控制器提供的第一指令信息，第一指令信息包括控制目标内存芯片的第一片选信号、第一时钟使能信号以及第一命令地址信号；基于第一片选信号，确定目标内存芯片；基于内存控制器的内存代际版本以及目标内存芯片的内存代际版本，将第一指令信息转换为第二指令信息，第二指令信息包括第二片选信号、第二时钟使能信号以及第二命令地址信号；以及将第二指令信息提供至目标内存芯片。

12、在上述第三方面的一种可能的实现中，该种多内存访问桥接方法还可以包括：在内存控制器和多内存访问桥接设备的上电启动阶段，确定多内存访问桥接设备连接的多个内存芯片；判断是否预存有多个内存芯片的内存配置信息：若是，则基于内存配置信息，执行第一指令信息与第二指令信息的转换操作；若否，则执行内存芯片的初始化校准配置操作；其中，初始化校准配置操作包括每个内存芯片对应的阻抗校准操作以及每个芯片对应的命令地址总线校准操作。

13、通过本公开提供的技术方案，能够实现单个内存控制器对多个内存芯片的接入支持，并支持内存控制器与接入的内存芯片之间内存代际版本的差异设置，能够满足当前对于长程问题处理的多内存芯片协同场景需求，实现多种不同内存代际版本芯片的自由配置，有效提升系统级的内存搭载能力。进一步的，本公开提供的技术方案支持在多内存访问桥接设备的上电启动阶段针对不同的内存芯片进行针对性的发射机阻抗配置以及接收机参考源配置，并通过非易失性存储器进行内存配置信息的存储，进一步提升了多内存访问桥接过程的信号传输质量以及时钟同步精度，能够灵活适配不同的多内存应用场景的需求。

1.一种多内存访问桥接设备，其特征在于，包括：

2.根据权利要求1所述的多内存访问桥接设备，其特征在于，所述内存选通端口包括多个片选信号接口以及多个时钟使能信号接口；

3.根据权利要求1或2所述的多内存访问桥接设备，其特征在于，所述内存桥接端口包括命令地址共享信号接口；

4.根据权利要求1所述的多内存访问桥接设备，其特征在于，还包括：

5.根据权利要求4所述的多内存访问桥接设备，其特征在于，所述内存配置信息包括每个所述内存芯片对应的阻抗校准值以及每个所述内存芯片对应的命令地址总线校准值。

6.根据权利要求4所述的多内存访问桥接设备，其特征在于，所述配置存储器为非易失性存储器。

7.根据权利要求1所述的多内存访问桥接设备，其特征在于，还包括：

8.一种多内存访问桥接系统，其特征在于，所述多内存访问桥接系统包括内存控制器、多个内存芯片以及如权利要求1至权利要求7中任意一项所述的多内存访问桥接设备：

9.根据权利要求8所述的多内存访问桥接系统，其特征在于，多个所述内存芯片的内存代际版本相同或不完全相同。

10.一种多内存访问桥接方法，其特征在于，应用于如权利要求1至权利要求7中任意一项所述的多内存访问桥接设备，所述方法包括：

11.根据权利要求10所述的多内存访问桥接方法，其特征在于，所述方法还包括：