使用场效应晶体管结构中的随机阈值电压变化作为物理不可克隆功能的安全芯片识别的制作方法

使用场效应晶体管结构中的随机阈值电压变化作为物理不可克隆功能的安全芯片识别


背景技术：

1.本发明一般涉及半导体结构及其形成方法。更具体地说，本发明涉及使用场效应晶体管(fet)结构中的随机阈值电压(vth)变化作为物理不可克隆功能(puf)的安全芯片识别。
2.puf是物理定义的“数字指纹”，其用作半导体器件(例如微处理器)的唯一标识。puf是体现在物理结构中的物理实体。puf基于在半导体制造期间自然发生的独特物理变化。puf可以在集成电路中实现。puf还可以用于具有高安全性要求的应用中，例如密码术。


技术实现要素：

3.根据本发明的一个实施例，提供了一种半导体结构。半导体结构可以包括一个或多个金属栅极、在一个或多个金属栅极下方的一个或多个沟道、将一个或多个金属栅极与一个或多个沟道分离的栅极电介质层、以及嵌入在栅极电介质层中的高k材料。高k材料和栅极电介质层两者都可以与一个或多个沟道直接接触。高k材料可在一个或多个金属栅极中提供阈值电压变化。高k材料是第一高k材料或第二高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第一高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第二高k材料。半导体结构可以包括嵌入在栅极电介质层中的第一高k材料和第二高k材料两者。
4.根据本发明的另一实施例，提供一种半导体结构。半导体结构可以包括一个或多个场效应晶体管的一个或多个栅极区。一个或多个栅极区可以在一个或多个沟道之上。半导体结构可以包括通过栅极电介质层与一个或多个沟道分离的金属栅极、嵌入在栅极电介质层中的高k材料以及层间电介质。高k材料和栅极电介质层两者都可以与一个或多个沟道直接接触。层间电介质可以围绕一个或多个栅极区。高k材料可以是第一高k材料或第二高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第一高k材料。半导体结构可以仅包括嵌入在栅极电介质层中的第二高k材料。半导体结构可以包括嵌入在栅极电介质层中的第一高k材料和第二高k材料两者。高k材料可在一个或多个金属栅极中提供阈值电压变化。
5.根据本发明的另一实施例，提供了一种方法。该方法可以包括在沟道上方形成一个或多个栅极区，使高k材料在一个或多个栅极区中随机成核，以及在一个或多个栅极区中的每一个中沉积栅极电介质层。使所述高k材料在所述一个或多个栅极区中随机成核可促进所述一个或多个栅极区内的随机阈值电压。所述一个或多个栅极区内的所述随机阈值电压可用作物理不可克隆功能。一个或多个栅极区可以由栅极间隔件包围。栅极电介质层可以覆盖沟道的整个表面。第二高k材料可以部分地覆盖沟道的表面。高k材料可以是第一高k材料或第二高k材料。该方法可以包括仅将第一高k材料嵌入栅极电介质层中。该方法可以包括仅将第二高k材料嵌入栅极电介质层中。该方法可以包括将第一高k材料和第二高k材料两者嵌入栅极电介质层中。该方法可以包括形成第一源漏和第二源漏，在栅极电介质层的顶部上沉积金属栅极，在一个或多个栅极区周围沉积层间电介质，以及形成第一源漏接触和第二源漏接触。第一源漏和第二源漏可以通过栅极间隔件与一个或多个栅极区分离。
层间电介质可以在第一源漏和第二源漏的顶部上。
附图说明
6.结合附图，将最好地理解以下详细描述，其通过示例给出并且不意图将本发明仅限于此，在附图中：
7.图1是示出根据示例性实施例的布置在衬底上的鳍和掩埋氧化物的截面图；
8.图2是示出根据示例性实施例的布置在鳍上的虚设栅极和栅极间隔件的截面图；
9.图3是示出根据示例性实施例的第一和第二源漏极以及层间电介质的截面图；
10.图4是示出根据示例性实施例的具有被形成为暴露鳍的顶表面的沟槽的多个栅极区的截面图；
11.图5是示出根据示例性实施例的具有第一高k材料的多个栅极区的截面图；
12.图6是示出根据示例性实施例的具有第二高k材料的多个栅极区的截面图；
13.图7是示出根据示例性实施例的具有栅极电介质层的多个栅极区的截面图；
14.图8是示出根据示例性实施例的具有栅极金属和接触的多个栅极区的截面图；以及
15.图9是示出根据示例性实施例的第一和第二高k材料的随机成核的栅极区的顶视图。附图不一定是按比例的。附图仅仅是示意性表示，而不是要描绘本发明的特定参数。附图旨在仅描述本发明的典型实施例。在附图中，相似的标号表示相似的元件。
具体实施方式
16.本文公开了所要求保护的结构和方法的详细实施例；然而，可以理解，所公开的实施例仅仅是对可以以各种形式实施的所要求保护的结构和方法的例示。然而，本发明可以以许多不同的形式实施，并且不应被解释为限于这里阐述的示例性实施例。相反，提供这些示例性实施例是为了使本公开透彻和完整，并将本发明的范围完全传达给本领域技术人员。在描述中，可以省略公知的特征和技术的细节，以避免不必要地模糊所呈现的实施例。
17.为了下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及所公开的结构和方法，如附图中所定向的。术语“覆盖”、“在顶部上”、“位于上”或“位于顶部”表示第一元件(例如第一结构)存在于第二元件(例如第二结构)上，其中中间元件例如界面结构可存在于第一元件和第二元件之间。术语“直接接触”是指第一元件(例如第一结构)和第二元件(例如第二结构)在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。
18.为了不模糊本发明的实施例的呈现，在以下详细描述中，本领域已知的一些处理步骤或操作可以被组合在一起以用于呈现和用于例示目的，并且在一些实例中可能没有被详细描述。在其它情况下，可能根本不描述本领域已知的一些处理步骤或操作。应当理解，下面的描述更集中于本发明的各种实施例的区别特征或元件。
19.本发明的实施例一般涉及半导体结构及其形成方法。更具体地说，本发明涉及使用作为物理不可克隆功能(puf)的场效应晶体管(fet)结构中的随机阈值电压(vth)变化来确保芯片识别。
20.半导体供应链的完整性是至关重要的安全性需求，特别是对于国防。美国的可信
代工厂的损失强调了验证安装在关键系统中的芯片是可信的需求。例如，假性组件如果取代真实组件，则可能包含使得能够丢失功能或窥探的恶意电路。因此，需要制造一种可被识别为安全的半导体器件。
21.许多半导体器件使用puf作为安全措施。puf是物理定义的“数字指纹”，其用作半导体器件(例如微处理器)的唯一标识。puf是物理对象，对于给定输入和条件(询问)，puf可以提供物理定义的“数字指纹”输出(响应)，该“数字指纹”输出(响应)用作唯一标识符。puf基于在半导体制造期间自然发生的独特物理变化。puf可以在集成电路中实现。puf还可以用于具有高安全性要求的应用中，例如密码术。
22.硅puf越来越多地用作硬件信任根和用于密码应用的熵源。在这些应用中，puf输出的可靠性是成功实现的关键。弱puf和强puf两者均通过放大来自集成电路块上的物理性质的模拟信号来获得输出。模拟信号可以是传播延迟、环形振荡器、时间控制的氧化物击穿或sram晶体管的vth。这些物理测量本质上对环境条件敏感，例如温度、工作电压、晶体管的热/界面噪声、工艺角和老化。结果，在不采用附加的稳定和纠错技术的情况下，难以获得稳定的puf输出，所述附加的稳定和纠错技术例如是时间多数表决(tmv)、用于寿命终止(eol)预测和可靠性筛选的puf位的预烧制、屏蔽算法以及用于纠错码(ecc)的平衡奇偶校验位。因此，需要制造具有稳定puf输出的半导体器件。
23.本发明的实施例提供了一种在fet的栅极结构中形成随机vth变化的结构和方法。fet可以是平面fet、纳米片fet、垂直fet、纳米线fet、鳍fet或具有栅极结构的任何其它fet或半导体器件。随机vth用作puf，并且通过在器件的多个栅极区中随机沉积的不同高k材料来实现。图1-图8示出了制造具有随机vth变化作为puf的fet结构的方法。图9示出了具有随机分布的高k材料的栅极区的顶视截面图，所述高k材料使得能够生成不同的vth。
24.现在参考图1，示出了根据实施例的结构100。结构100可以包括衬底102、掩埋氧化物104和鳍106。衬底102可以包括一种或多种半导体材料。合适的衬底102材料的非限制性示例可包括si(硅)、应变si、ge(锗)、sige(硅锗)、si合金、ge合金、iii-v材料(例如，gaas(砷化镓)、inas(砷化铟)、inp(磷化铟)或砷化铟镓(ingaas))、ii-vi材料(例如，cdse(硒化镉)、cds(硫化镉)、cdte(碲化镉))或其任何组合。在实施例中，衬底102可包括硅。
25.掩埋氧化物104布置在衬底102上。掩埋氧化物104可以是掩埋在硅晶片中的氧化物层，例如氧化硅。鳍106布置在掩埋氧化物104的顶表面上。鳍106可以由硅制成。在实施例中，鳍106可以是绝缘体上硅鳍。在替代实施例中，鳍106可以是体鳍。此外，应当理解，即使示出了绝缘体上硅鳍，本发明的实施例也可以在包括栅极结构的任何cmos器件或晶体管器件上实现。
26.现在参考图2，示出了根据实施例的具有虚设栅极108、栅极间隔件110、第一源漏112和第二源漏114的结构100。牺牲栅极材料可以沉积在鳍106的顶表面上。然后可以对牺牲栅极材料进行构图以形成虚设栅极108。
27.虚设栅极108可以由牺牲栅极材料形成，例如非晶硅(α-si)或多晶硅(多晶硅)。牺牲材料可通过沉积工艺沉积，包括但不限于物理气相沉积(pvd)、化学气相沉积(cvd)、等离子体增强化学气相沉积(pecvd)、感应耦合等离子体化学气相沉积(icp cvd)或其任何组合。形成虚设栅极108的牺牲材料可以具有约50nm至约250nm，或约100nm至约200nm的厚度。
28.一旦形成了虚设栅极108，则在虚设栅极108上共形地沉积栅极间隔件110。然后，
构图栅极间隔件110以去除栅极间隔件110的在鳍106的顶表面上的部分。结果，栅极间隔件110围绕虚设栅极108。栅极间隔件110位于虚设栅极108的顶表面及侧壁上。
29.栅极间隔件110可以包括绝缘材料，例如二氧化硅、氮化硅、siocn或sibcn。用于栅极间隔件110的材料的其它非限制性示例可以包括电介质氧化物(例如，氧化硅)、电介质氮化物(例如，氮化硅)、电介质氮氧化物或其任何组合。栅极间隔件110材料通过沉积工艺沉积，例如化学气相沉积(cvd)或物理气相沉积(pvd)。栅极间隔件110具有约3至约15nm或约5至约8nm的厚度。栅极间隔件110使虚设栅极108与形成或沉积在虚设栅极108周围的其它材料绝缘。此外，栅极间隔件110将虚设栅极108与第一和第二源漏112、114分离。
30.一旦沉积了栅极间隔件110，就在鳍106的表面上生长外延层以形成第一源漏112和第二源漏114。第一和第二源漏112、114可以使用合适的生长工艺来生长，例如化学气相沉积(cvd)、(低压(lp)或减压化学气相沉积(rpcvd)、气相外延(vpe)、分子束外延(mbe)、液相外延(lpe)、金属有机化学气相沉积(mocvd)或其他合适的工艺。
31.外延层材料的源可以是例如硅、锗或其组合。用于沉积外延半导体材料的气体源可包括含硅气体源、含锗气体源或其组合。例如，外延硅层可以从硅气源沉积，该硅气源选自硅烷、乙硅烷、丙硅烷、四硅烷、六氯乙硅烷、四氯硅烷、二氯硅烷、三氯硅烷及其组合。外延锗层可由锗气体源沉积，所述锗气体源选自锗烷、乙锗烷、卤代锗烷、二氯锗烷、三氯锗烷、四氯锗烷及其组合。可以利用这些气体源的组合来形成外延硅锗合金层。可以使用载气，如氢气、氮气、氦气和氩气。
32.第一和第二源漏极112、114可以用p型掺杂剂或n型掺杂剂原位掺杂。例如，对于p型fet，第一和第二源漏112、114可以由硅锗制成，并且用p型掺杂剂例如硼原位掺杂。对于n型fet，第一和第二源漏112、114可以由硅制成，并且用n型掺杂剂(例如磷或砷)原位掺杂。
33.现在参考图3，示出了根据实施例的具有层间电介质(ild)116的结构100。一旦形成第一和第二源漏112、114，ild 116可以沉积到第一和第二源漏112、114的顶表面上，使得ild 116的顶表面与栅极间隔件110的顶表面基本齐平(未示出)。ild 116围绕栅极间隔件110。ild 116可以由例如低k介电材料(k＜4.0)形成，包括但不限于氧化硅、旋涂玻璃、可流动氧化物、高密度等离子体氧化物、硼磷硅玻璃(bpsg)或其任意组合。
34.ild 116通过沉积工艺沉积，包括但不限于cvd、pvd、等离子体增强cvd、蒸镀、化学溶液沉积或类似工艺。在沉积ild 116之后，可以使用诸如cmp工艺的平坦化工艺从结构100的顶表面去除多余的ild 116。cmp工艺还可以用于去除栅极间隔件110在虚设栅极108正上方的部分。去除位于虚设栅极108正上方的栅极间隔件110，以暴露出虚设栅极108的上表面，使得虚设栅极108可在后续工艺步骤中被去除。现在参考图4，示出了根据实施例的具有沟槽118的多个结构100。应当理解，尽管示出了三个结构100，但是本发明的实施例考虑在单个衬底晶片上形成多个结构100。每个结构100包括由ild围绕的栅极区。图4示出了三个栅极区，栅极区1、栅极区2和栅极区3，目的是为了示出由于硅晶片上有多于一个的结构100，因此在硅晶片上有多于一个的栅极区。
35.可执行蚀刻工艺(例如，湿蚀刻工艺)以从结构100的每一栅极区移除虚设栅极108，直到鳍106的顶表面暴露为止，从而形成沟槽118。每个沟槽118可以从栅极间隔件110的顶表面延伸到鳍106的顶表面。蚀刻工艺相对于鳍106材料选择性地去除虚设栅极108材料。然而，该技术工艺不去除栅极间隔件110。结果，栅极间隔件110将第一和第二源漏极
112、114与栅极区分隔开。
36.现在参考图5，示出了根据实施例的结构100的三个栅极区。使用定时原子层沉积工艺，将第一高k材料120随机沉积到结构100的沟槽118中。第一高k材料120沉积到暴露的鳍106的表面上(在栅极区中)。选择非常接近成核时间的沉积时间以促进随机成核。由于所述成核变化，一些第一高k材料120可以随机地沉积在一些栅极区中，使得第一高k材料120可以部分地覆盖暴露的鳍106的表面(在栅极区中)。结果，一些栅极区可以在形成第一高k材料120之后使鳍106的顶表面的至少一部分保持暴露。此外，并非结构100的所有栅极区都具有第一高k材料120。如所例示，栅极区1及3包含第一高k材料120，而栅极区2不包含。此外，成核的随机性不能重复。结果，进行第一高k材料120的另一沉积可能不会产生与包括第一高k材料120的栅极区1和3相同的结果。应了解，典型的衬底晶片可包括数千甚至数百万个栅极区。由于随机成核，每个衬底晶片可以具有数百万个具有不同的第一高k材料120成核的栅极区。结果，没有两个晶片将使其所有的栅极区同样地以第一高k材料120成核。
37.第一高k材料120可以由诸如氧化铝(al2o3)的材料制成。其它材料，例如氧化镥(lu2o3)、氧化钇(y2o3)、氧化镁(mgo)和其它稀土氧化物也可用作第一高k材料120。第一高k材料120的成分、沉积工艺和沉积后处理可以对结构100的阈值电压(vth)具有不同的影响，这取决于结构100是pfet还是nfet、高k材料120与鳍106的顶表面之间的界面的电特性(包括在高k材料沉积期间或之后的界面氧化物形成)、栅极金属的成分、通过高k电介质和在高k电介质/鳍界面处的分布电荷的极性、以及本领域中公知的其它器件和工艺参数。
38.现在参考图6，根据实施例，示出了具有第二高k材料122的结构100的三个栅极区。使用定时原子层沉积工艺，将第二高k材料122沉积到结构100的沟槽118中。第二高k材料122沉积在暴露的鳍106的表面(在栅极区中)。就像第一高k材料120，第二高k材料122可以在不同的栅极区中随机成核，从而部分地覆盖暴露的鳍106的表面(在栅极区中)。结果，一些栅极区可以在形成第二高k材料122之后使暴露的鳍106(栅极区中)的表面的至少一部分保持暴露。因此，一些栅极区可包括第一高k材料120及第二高k材料122两者，而一些栅极区可具有第一高k材料120或第二高k材料122。也可以存在既不具有第一高k材料120也不具有第二高k材料122的栅极区。如上文参考第一高k材料120所述，第二高k材料122也在衬底晶片上的数百万栅极区内随机成核。
39.在成核期间，第二高k材料122可以与第一高k材料120重叠。第二高k材料122也可以邻近第一高k材料120。第二高k材料122或者与第一高k材料120接触，或者不与第一高k材料120接触，即使第一和第二高k材料120、122都存在于相同的栅极区中。
40.第二高k材料122可由例如氧化镧(la2o3)或其它材料(例如氧化镥(lu2o3)、氧化钇(y2o3)、氧化镁(mgo)及其它稀土氧化物)等材料制成。类似于第一高k材料120，第二高k材料122可对vth具有不同的影响，这取决于其成分以及本领域已知的各种其它材料、器件和工艺参数。举例来说，第一高k材料120可增加vth，而第二高k材料122可减少vth，且反之亦然；或者它们都可以增加或减小vth。
41.现在参考图7，根据实施例，示出了具有栅极电介质层124的结构100的三个栅极区。使用原子层沉积工艺，栅极介电层124沿着沟槽118的底部和侧壁共形地沉积到结构100的沟槽118中。栅极电介质层124沉积到所有开放栅极区的沟槽118中。栅极介电层124由高k介电材料制成。用于栅极电介质层124的合适材料的非限制性示例包括氧化物、氮化物、氮
氧化物、硅酸盐(例如，金属硅酸盐)、铝酸盐、钛酸盐、氮化物或其任何组合。高k材料的实例包括但不限于金属氧化物，例如氧化铪(hfo2)。鳍106在栅极介电层124下方的部分也可称为沟道。
42.现在参考图8，根据实施例，示出了具有金属栅极126的结构100的三个栅极区。一旦栅极介电层124沿着沟槽118的侧壁和底部沉积，沟槽118就用导电金属填充以形成金属栅极126。形成金属栅极126的导电材料的非限制性实例可包括铝(al)、铂(pt)、金(au)、钨(w)、钛(ti)或其任何组合。导电金属可以通过合适的沉积工艺沉积，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、热或电子束蒸镀和溅射。
43.除了形成金属栅极126之外，结构100还经历进一步的处理以形成接触，包括第一和第二源漏接触128、130，如图8的栅极区1所示。第一和第二源漏接触128、130分别延伸穿过ild 116至第一和第二源漏112、114，并且形成在沟槽内。为了去除ild 116并形成接触沟槽，可以沉积并构图抗蚀剂，例如光致抗蚀剂。可以使用图案化的抗蚀剂作为蚀刻掩模来执行蚀刻工艺，例如反应离子蚀刻，以去除ild 116，直到暴露第一和第二顶部源漏112、114。用导电材料或导电材料的组合填充接触沟槽以形成第一和第二源漏接触128、130。导电材料填充物可以是导电金属，例如铝(al)、铂(pt)、金(au)、钨(w)、钛(ti)或其任意组合。导电材料可以通过合适的沉积工艺沉积，例如化学气相沉积、等离子体增强化学气相沉积、物理气相沉积、电镀、热或电子束蒸镀、或溅射。执行平坦化工艺，例如化学机械平坦化，以从ild 116的表面去除任何导电材料。
44.如图8中所例示，所得结构100包含栅极区，栅极区可含有第一高k材料120与第二高k材料122的不同组合。例如，一些栅极区可以包括第一和第二高k材料120、122，如栅极区1中所示。一些栅极区可以仅包括第一高k材料120，如栅极区2中所示，或者第二高k材料122，如栅极区3中所示。另外，可以存在不包含第一高k材料120或第二高k材料122的未示出的栅极区。然而，所有的栅极区都包括栅极电介质层124。所有栅极区还可以包括金属栅极126。
45.在电路器件的某些栅极区中具有第一和/或第二高k材料120、122在这些栅极区中产生或促进不同的阈值电压。通过使用具有不同化学成分的第一和第二高k材料120、122结合栅极电介质层124来实现不同的阈值电压。举例来说，第一高k材料120可被称为a，第二高k材料122可被称为b，且栅极介电层124可被称为c。如上所述，所有栅极区包括c。一些栅极区仅包括c。一些栅极区具有c和a的组合，一些栅极区具有c和b的组合，一些栅极区具有c、a和b的组合，其中a和b可以彼此相邻，或者甚至可以重叠。因此，可为给定芯片中随机的一组晶体管提供不同的阈值电压。随机性是通过结构100的栅极区中的第一和/或第二高k材料120、122的随机成核来实现的。如上所述，栅极区内的成核是随机的，使得每个衬底晶片可以具有第一和/或第二高k材料120、122的不同组合。因此，一些栅极区包括第一和第二高k材料120、122两者，一些栅极区仅包括高k材料中的一种，而一些栅极区既不包括第一高k材料120也不包括第二高k材料122。此外，典型的衬底晶片可以包括数百万个栅极区。由于高k材料的成核随机性，没有两个衬底晶片在两个晶片的每个栅极区中具有第一和第二高k材料120、122的相同沉积图形。结果，每个衬底晶片的每个栅极区具有特定的阈值电压。这些阈值电压可用作puf以识别每一芯片。
46.现在参考图9，根据实施例，示出了例示第一和第二高k材料的随机成核的栅极区
的顶视图。如上所述，vth指的是晶体管的“有效”或“外推”阈值电压。例如，有效阈值电压可以指导通晶体管并使电流(例如，可测量或可检测电流)从第一源漏112流向第二源漏114所需的最小电压，反之亦然。由于成核过程的随机性，使第一、第二或两个高k材料120、122在栅极区中成核提供了有效阈值电压的变化。
47.顶行中的横截面示出了从顶部延伸到底部的第一高k材料120和第二高k材料122。在此示范性实施例中，高k材料的成分以及装置和工艺参数使得晶体管沟道的由第二高k材料122覆盖的部分具有比晶体管沟道的由第一高k材料120覆盖的部分“局部”更高的阈值电压。因此，第二高k材料122的添加增加了晶体管的有效阈值电压。当第二高k材料122跨越晶体管的整个沟道宽度时，晶体管的有效阈值电压的此增加是最显著的，如顶部行中所例示。这是因为，当晶体管的栅极电压低于与由第二高k材料122覆盖的沟道区相关联的局部阈值电压但高于与由第一高k材料120覆盖的沟道区相关联的局部阈值电压时，第二高k材料122在整个沟道宽度上的存在有效地阻挡两个源漏112、114之间的电流流动；然而，在底部行中所例示的实施例中，在两个源漏112、114之间仍存在电流穿过由第一高k材料120覆盖的沟道的局部较低阈值电压区的路径。因此，在底行中例示的实施例中第二高k材料122的存在可导致与顶行中例示的实施例相比有效阈值电压的相对较小或可忽略的增加。然而，在底部行中所例示的实施例中的第二高k材料122的存在可通过减小可用于电流流动的有效沟道宽度来减小晶体管的接通电流。在顶行中所例示的实施例中第二高k材料122的存在也可由于增加晶体管的有效阈值电压而减小晶体管的接通电流。
48.外围电路可检测有效阈值电压的晶体管到晶体管可变性、接通电流的晶体管到晶体管可变性(对于给定栅极偏置或一系列栅极偏置)或两者的组合。如上所述，在图9的顶行中所示的实施例中，阈值电压感测电路在检测由随机成核引起的变化方面最有效；而在两行所示的实施例中，电流感测电路在检测由随机成核引起的变化方面都是有效的。阈值电压感测外围电路可以基于例如开关电容器或本领域已知的其他电路配置。电流感测电路可以基于例如感测放大器或本领域已知的其他电路配置。检测晶体管之间的可变性的两种方法都在本发明的范围内。
49.本发明的实施例描述了使用高k材料在栅极区中的原子层沉积的成核效应来形成包括栅极和栅极电介质层的任何场效应晶体管结构或其它结构的随机vth。第一和第二高k材料120、122的成核的随机性允许vth用作puf，因此提供芯片/晶片识别和验证。
50.已经出于例示的目的给出了本发明的各种实施例的描述，但是其不旨在是穷尽的或限于所公开的实施例。在不背离所描述的实施例的范围的情况下，许多修改和变化对于本领域的普通技术人员将是显而易见的。选择本文所使用的术语是为了最好地解释实施例的原理、实际应用或对市场上存在的技术改进，或为了使本领域的其他普通技术人员能够理解本文所公开的实施例。