半导体装置的制作方法

1.本技术与2020年9月17日向日本国专利局提出的特愿2020－156343号对应，本技术的全部公开内容在此通过引用而录入。本发明涉及半导体装置。


背景技术：

2.专利文献1公开了与包含sic基板的半导体装置相关的技术。
3.现有技术文献
4.专利文献
5.专利文献1：美国专利申请公开第2015/295079号说明书


技术实现要素：

6.发明所要解决的课题
7.一个实施方式提供一种能够缓和电极引起的设计规则的半导体装置。
8.用于解决课题的方案
9.一个实施方式提供一种半导体装置，包括：半导体层，其具有主面；开关元件，其形成于上述半导体层；第一电极，其配置在上述主面之上，且与上述开关元件电连接；第二电极，其从上述第一电极空出间隔地配置在上述主面之上，且与上述开关元件电连接；第一端子电极，其具有在俯视时与上述第一电极重叠的部分、以及与上述第二电极重叠的部分，且与上述第一电极电连接；以及第二端子电极，其具有在俯视时与上述第二电极重叠的部分，且与上述第二电极电连接。
10.一个实施方式提供一种半导体装置，包括：半导体层，其具有主面；主元件，其形成于上述半导体层，生成主电流；感测元件，其在上述半导体层中形成于与上述主元件不同的区域，生成监视上述主电流的监视电流；第一电极，其配置在上述主面之上，且与上述主元件电连接；第二电极，其从上述第一电极空出间隔地配置在上述主面之上，且与上述主元件电连接；第三电极，其从上述第一电极以及上述第二电极空出间隔地配置在上述主面之上，且与上述感测元件电连接；第一端子电极，其在上述第一电极之上与上述第一电极电连接；第二端子电极，其在上述第二电极之上与上述第二电极电连接；以及第三端子电极，其具有在俯视时与上述第三电极重叠的部分、以及与上述第二电极重叠的部分，且与上述第三电极电连接。
11.一个实施方式提供一种半导体装置，包括：半导体层，其具有主面；开关元件，其形成于上述半导体层；二极管，其在上述半导体层中形成于与上述开关元件不同的区域；第一电极，其配置在上述主面之上，且与上述开关元件电连接；第二电极，其从上述第一电极空出间隔地配置在上述主面之上，且与上述开关元件电连接；第一端子电极，其在上述第一电极之上与上述第一电极电连接；第二端子电极，其在上述第二电极之上与上述第二电极电连接；以及极性端子电极，其具有在俯视时与上述二极管重叠的部分、以及与上述第二电极重叠的部分，且与上述二极管电连接。
12.一个实施方式提供一种半导体装置，包括：半导体层，其包含sic，具有一方侧的第一主面以及另一方侧的第二主面；纵型晶体管，其形成于上述半导体层；第一电极，其配置在上述第一主面之上；第二电极，其从上述第一电极空出间隔地配置在上述第一主面之上；第一电极焊盘，其以在俯视时至少一部分与上述第一电极重叠的方式，相对于上述第一电极配置在与上述半导体层相反的一侧，且与上述第一电极电连接；以及电极，其配置在上述第二主面之上，上述第一电极焊盘在俯视时与上述第二电极的一部分重叠。
13.一个实施方式提供一种半导体装置的制造方法，包括：准备半导体层的工序，该半导体层包含sic，具有一方侧的第一主面以及另一方侧的第二主面，且包含纵型晶体管；在上述第一主面之上空出间隔地形成第一电极以及第二电极的工序；以及以在俯视时至少一部分与上述第一电极重叠且与上述第一电极电连接的方式，在相对于上述第一电极而与上述半导体层相反的一侧的位置形成第一电极焊盘的工序，在上述第一电极焊盘的形成工序中，形成有与上述第二电极的一部分重叠的上述第一电极焊盘。
14.上述的或者其它的目的、特征以及效果通过参照附图进行叙述的实施方式的说明将会变得清楚。
附图说明
15.图1是表示实施方式1的半导体装置的主要部分的剖视图。
16.图2是表示图1所示的半导体装置的其它主要部分的剖视图。
17.图3是图1所示的半导体装置的俯视图。
18.图4是从图2所示的iv-iv线的位置观察到的俯视图。
19.图5是从图2所示的v-v线的位置观察到的俯视图。
20.图6是从图2所示的vi-vi线的位置观察到的俯视图。
21.图7是从图3的俯视图除去保护绝缘层后的俯视图。
22.图8是表示贯通孔相对于栅极焊盘的布局例的俯视图。
23.图9是表示贯通孔相对于栅极焊盘的其它布局例的俯视图。
24.图10是表示主面栅极电极以及主面源极电极的其它布局例的俯视图。
25.图11是表示主面栅极电极以及主面源极电极的另外其它布局例的俯视图。
26.图12是表示图2所示的半导体装置的外周部的放大剖视图。
27.图13a是表示图2所示的半导体装置的制造方法的一例的剖视图。
28.图13b是表示图13a之后的工序的剖视图。
29.图13c是表示图13b之后的工序的剖视图。
30.图13d是表示图13c之后的工序的剖视图。
31.图13e是表示图13d之后的工序的剖视图。
32.图14是表示图2所示的半导体装置的外周部的变形例的放大剖视图。
33.图15是实施方式2的半导体装置的剖视图。
34.图16是图15所示的半导体装置的俯视图。
35.图17是从图16的俯视图除去保护绝缘层后的俯视图。
36.图18是从图15所示的xviii-xviii线的位置观察到的俯视图。
37.图19是表示图15所示的半导体装置的变形例的俯视图。
38.图20是图19所示的半导体装置的电极上表面的俯视图。
39.图21是实施方式3的半导体装置的剖视图。
40.图22是图21所示的半导体装置的俯视图。
41.图23是从图22的俯视图除去保护绝缘层的俯视图。
42.图24是从图21所示的xxiv-xxiv线的位置观察到的俯视图。
43.图25是表示图21所示的半导体装置的变形例的俯视图。
44.图26是图25所示的半导体装置的电极上表面的俯视图。
45.图27是表示图21所示的半导体装置的其它变形例的俯视图。
46.图28是图27所示的半导体装置的电极上表面的俯视图。
47.图29是实施方式4的半导体封装件的一例的主视图。
48.图30是表示图29所示的半导体封装件的一例的后视图。
49.图31是图29所示的半导体封装件的别的一例的主视图。
50.图32是具有形成分别包覆栅极焊盘以及源极焊盘的镀敷层的形态的半导体装置的剖视图。
具体实施方式
51.以下所说明的实施方式均表示包括的或者具体的例子。以下的实施方式所示的数值、形状、材料、构成要素、构成要素的配置位置以及连接形态、步骤、步骤的顺序等是一例，并非限定本发明的主旨。另外，对于以下的实施方式的构成要素中的、独立技术方案未记载的构成要素，作为任意的构成要素来说明。
52.附图是示意图，不一定严格地图示。例如，在附图之间比例尺等不一定一致。在附图中，对实质上相同的结构标注同一符号，省略或者简化重复的说明。
53.在本说明书中，表示垂直、水平等要素间的关系性的用语、表示矩形等要素的形状的用语以及数值范围均并非仅表示严格意思的表现，是指实包含质上同等的范围的表现。例如，在多边形或者多角柱的形状中，顶点也可以带有圆形。
54.在本说明书中，“上方”以及“下方”的用语并非指绝对的空间认识中的上方向(铅垂上方)以及下方向(铅垂下方)，由层叠结构中的以层叠顺序为基准的相对的位置关系规定。例如，将半导体层的第一主面侧作为上侧(上方)、将第二主面侧作为下侧(下方)来进行说明。半导体装置(纵型晶体管)的实际使用时，也可以是第一主面侧为下侧(下方)，第二主面侧为上侧(上方)。当然，半导体装置(纵型晶体管)也可以以第一主面以及第二主面相对于水平面倾斜或者正交的姿势来使用。
[0055]“上方”以及“下方”的用语不仅应用于两个构成要素夹着别的构成要素而在上下方向上分离地配置的情况，而且还应用于两个构成要素以相互贴紧的方式在上下方向上配置的情况。
[0056]
在本说明书以及附图中，x轴、y轴以及z轴表示三维正交坐标系的三轴。在本说明书中，“层叠方向”是指与半导体层的主面正交的方向。在本说明书中，“俯视”是指相对于半导体层的第一主面从垂直的方向观察时。
[0057]
图1是实施方式1的半导体装置所包含的纵型晶体管的剖视图。在图1中，从附图的容易观察的观点出发，未标注表示半导体层10的剖面的网格。参照图1，半导体装置1是开关
设备的一例，包含纵型晶体管2(开关元件)。纵型晶体管2例如是纵型的misfet(metal insulator semiconductor field effect transistor，金属绝缘体半导体场效应晶体管)。
[0058]
半导体装置1包含半导体层10、栅极电极20、源极电极30以及漏极电极40。半导体层10形成为长方体形状的芯片状。半导体层10具有一方侧的第一主面11以及另一方侧的第二主面12。半导体层10包含sic(碳化硅)作为主要成分。具体而言，半导体层10是包含sic单晶的n型(第一导电型)的sic半导体层。
[0059]
sic单晶也可以是4h－sic单晶。第一主面11也可以是sic晶体的硅露出的硅面((0001)面)。第二主面12也可以是sic晶体的碳露出的碳面((000－1)面)。半导体层10也可以具有从4h－sic单晶的(0001)面相对于[11－20]方向以10
°
以内的角度倾斜的偏离角。偏离角也可以为0
°
以上且4
°
以下。
[0060]
偏离角也可以超过0
°
且小于4
°
。偏离角也可以为2
°
或4
°
。偏离角也可以设定在2
°±
0.2
°
的范围、或者4
°±
0.4
°
的范围。x轴方向也可以是[11－20]方向，y轴方向也可以是[1－100]方向。当然，x轴方向也可以是[1－100]方向，y轴方向也可以是[11－20]方向。
[0061]
半导体层10具有包含n型的半导体基板13以及n型的外延层14的层叠构造。半导体基板13包含sic单晶。半导体基板13的下表面是第二主面12。外延层14层叠于半导体基板13的上表面。外延层14是包含sic单晶的n型的sic半导体层。外延层14的上表面是第一主面11。
[0062]
半导体基板13的n型杂质浓度也可以为1.0
×
10
18
cm
－3
以上且1.0
×
10
21
cm
－3
以下。在本说明书中，“杂质浓度”是指杂质浓度的峰值。外延层14的n型杂质浓度优选为小于半导体基板13的n型杂质浓度。外延层14的n型杂质浓度也可以为1.0
×
10
15
cm
－3
以上且1.0
×
10
17
cm
－3
以下。半导体基板13设为n

型的漏极区域。外延层14设为n
－
型的漏极漂移区域。
[0063]
半导体基板13的厚度也可以为1μm以上且小于1000μm。半导体基板13的厚度也可以为5μm以上、25μm以上、50μm以上、或者100μm以上的任一个。半导体基板13的厚度也可以为700μm以下、500μm以下、400μm以下、300μm以下、250μm以下、200μm以下、150μm以下、或者100μm以下的任一个。在纵型晶体管2中，电流沿半导体层10的层叠方向(即、厚度方向)流动。因此，通过半导体基板13的厚度降低，能够通过电流路径的缩短来降低电阻值。
[0064]
外延层14的厚度也可以为1μm以上且100μm以下。外延层14的厚度也可以为5μm以上、10μm以上、或者50μm以下的任一个。外延层14的厚度也可以为40μm以下、30μm以下、20μm以下、15μm以下、或者10μm以下的任一个。外延层14的厚度优选为小于半导体基板13的厚度。
[0065]
参照图1，半导体装置1包含p型(第二导电型)的主体区域16、多个沟槽栅极构造21、多个沟槽源极构造31、n型的源极区域17以及p型的接触区域18。主体区域16是设于半导体层10的第一主面11的表层部分的p
－
型的半导体区域。主体区域16形成于外延层14的表层部分。主体区域16的p型杂质浓度也可以为1.0
×
10
16
cm
－3
以上且1.0
×
10
19
cm
－3
以下。
[0066]
多个沟槽栅极构造21在俯视时在x轴方向上空出间隔地排列于第一主面11，且分别形成为在y轴方向上延伸的带状。多个沟槽栅极构造21形成为从第一主面11贯通主体区域16。多个沟槽栅极构造21从半导体基板13向第一主面11侧空出间隔地形成于外延层14内。
[0067]
各沟槽栅极构造21包含栅极沟槽22、栅极绝缘层23以及栅极电极20。栅极沟槽22通过朝向第二主面12侧下挖第一主面11而形成。栅极沟槽22在xz剖面中具有矩形的剖面形状，作为在y轴方向上以带状延伸的凹部(槽部)而形成。
[0068]
栅极沟槽22也可以在长度方向(y轴方向)上具有毫米级的长度。栅极沟槽22的长度也可以为1mm以上且10mm以下。栅极沟槽22的长度也可以为2mm以上且5mm以下。每单位面积的一个或者多个栅极沟槽22的总延长也可以为0.5μm/μm 2
以上且0.75μm/μm 2
以下。
[0069]
栅极绝缘层23沿栅极沟槽22的侧壁22a以及底壁22b形成为膜状。栅极绝缘层23在栅极沟槽22的内部划分凹状的空间。栅极绝缘层23也可以包含氧化硅、杂质无添加硅、氮化硅、氮化铝、氮化铝或者氮氧化铝中的至少一种。
[0070]
栅极绝缘层23的厚度也可以为0.01μm以上且0.5μm以下。栅极绝缘层23的厚度既可以均匀、也可以根据部位而不同。栅极绝缘层23包含包覆栅极沟槽22的侧壁22a的侧壁部分23a、以及包覆栅极沟槽22的底壁22b的底壁部分23b。底壁部分23b的厚度也可以超过侧壁部分23a的厚度。
[0071]
底壁部分23b的厚度也可以为0.01μm以上且0.2μm以下。侧壁部分23a的厚度也可以为0.05μm以上且0.5μm以下。栅极绝缘层23也可以包含在栅极沟槽22的外侧包覆第一主面11的包覆部分。包覆部分的厚度也可以超过侧壁部分23a的厚度。
[0072]
栅极电极20隔着栅极绝缘层23埋入栅极沟槽22内。也就是，栅极电极20埋入由栅极绝缘层23划分出的凹状的空间。栅极电极20也可以包含非金属导体以及金属中的至少一方。栅极电极20也可以包含导电性多晶硅、钛、镍、铜、铝、银、金、钨以及氮化钛(导电性金属窒化物)中的至少一种。
[0073]
沟槽栅极构造21的纵横比也可以为0.25以上且15.0以下。沟槽栅极构造21的纵横比由沟槽栅极构造21的深度(z轴方向的长度)与沟槽栅极构造21的宽度(x轴方向的长度)的比来定义。栅极沟槽22的纵横比与沟槽栅极构造21的纵横比相同。
[0074]
沟槽栅极构造21的宽度也可以为0.2μm以上且2.0μm以下。作为一例，沟槽栅极构造21的宽度也可以为0.4μm左右。沟槽栅极构造21的深度也可以为0.5μm以上且3.0μm以下。作为一例，沟槽栅极构造21的深度也可以为1.0μm左右。
[0075]
多个沟槽源极构造31在第一主面11分别形成于彼此相邻的多个沟槽栅极构造21之间的区域。多个沟槽源极构造31分别形成为在y轴方向上延伸的带状。由此，多个沟槽源极构造31与多个沟槽栅极构造21在x轴方向上各一个地反复交替排列。在图1中，仅示出了一个沟槽栅极构造21由两个沟槽源极构造31所夹的范围。多个沟槽源极构造31在俯视时与多个沟槽栅极构造21形成条纹构造(参照后述的图5)。
[0076]
各沟槽源极构造31也可以从相邻的沟槽栅极构造21空出0.3μm以上且1.0μm以下的值的间隔地形成。多个沟槽源极构造31形成为从第一主面11贯通主体区域16，在与多个沟槽栅极构造21之间划分沿y轴方向延伸的主体区域16。多个沟槽源极构造31从半导体基板13向第一主面11侧空出间隔地形成于外延层14内。多个沟槽源极构造31形成为比多个沟槽栅极构造21更深。
[0077]
沟槽源极构造31包含源极沟槽32、势垒形成层33、源极电极30以及深阱区域15。源极沟槽32通过朝向第二主面12侧下挖第一主面11而形成。源极沟槽32在xz剖面中具有矩形的剖面形状，作为在y轴方向上以带状延伸的凹部(槽部)而形成。源极沟槽32形成为比栅极
沟槽22更深。也就是，源极沟槽32的底壁32b位于比栅极沟槽22的底壁22b更靠第二主面12侧。
[0078]
源极电极30埋入源极沟槽32内。源极电极30也可以包含非金属导体以及金属中的至少一方。源极电极30也可以包含导电性多晶硅、钛、镍、铜、铝、银、金、钨以及氮化钛(导电性金属窒化物)中的至少一种。源极电极30也可以包含添加了n型杂质的n型多晶硅、或者添加了p型杂质的p型多晶硅。源极电极30也可以由与栅极电极20相同的材料形成。该情况下，源极电极30能够通过与栅极电极20相同的工序形成。
[0079]
势垒形成层33介于源极沟槽32的壁面以及源极电极30之间。在该方式中，势垒形成层33以膜状包覆源极沟槽32的侧壁32a以及底壁32b，在源极沟槽32的内部划分凹状的空间。也就是，源极电极30埋入由势垒形成层33划分出的凹状的空间。
[0080]
势垒形成层33由与源极电极30不同的材料形成。势垒形成层33具有比源极电极30以及半导体层10(具体而言为后述的深阱区域15)之间的电位势垒高的电位势垒。势垒形成层33也可以是导电性的势垒形成层。该情况下，势垒形成层33也可以包含导电性多晶硅、钨、白金、镍、钴或者钼中的至少一种。
[0081]
势垒形成层33优选为绝缘性的势垒形成层。该情况下，势垒形成层33也可以包含氧化硅、杂质无添加硅、氮化硅、氮化铝、氮化铝或者氮氧化铝中的至少一种。势垒形成层33也可以由与栅极绝缘层23相同的材料形成。该情况下，势垒形成层33也可以具有与栅极绝缘层23相同的膜厚。例如，在栅极绝缘层23以及势垒形成层33由氧化硅形成的情况下，栅极绝缘层23以及势垒形成层33能够通过热氧化处理法同时形成。
[0082]
深阱区域15在半导体层10中形成于沿沟槽源极构造31的区域。深阱区域15是称为耐压保持区域的p
－
型的半导体区域。深阱区域15也可以具有1.0
×
10
17
cm
－3
以上且1.0
×
10
19
cm
－3
以下的p型杂质浓度。深阱区域15的p型杂质浓度优选为超过外延层14的n型杂质浓度。深阱区域15的p型杂质区域也可以与主体区域16的p型杂质浓度相等。深阱区域15的p型杂质浓度也可以小于主体区域16的p型杂质浓度。
[0083]
深阱区域15包含包覆源极沟槽32的侧壁32a的侧壁部分15a、以及包覆源极沟槽32的底壁32b的底壁部分15b。侧壁部分15a与主体区域16电连接。底壁部分15b从半导体基板13空出间隔地形成于外延层14内。底壁部分15b的厚度(z轴方向的长度)优选为侧壁部分15a的厚度(x轴方向的长度)以上。底壁部分15b的至少一部分也可以位于半导体基板13内。
[0084]
沟槽源极构造31的纵横比比沟槽栅极构造21的纵横比大。沟槽源极构造31的纵横比也可以为0.5以上且18.0以下。沟槽源极构造31的纵横比优选为1.5以上且4.0以下。沟槽源极构造31的纵横比由沟槽源极构造31的深度(z轴方向的长度)与沟槽源极构造31的宽度(x轴方向的长度)的比来定义。
[0085]
沟槽源极构造31的宽度是源极沟槽32的宽度与位于源极沟槽32的两侧的深阱区域15的侧壁部分15a的宽度之和。沟槽源极构造31的深度是源极沟槽32的深度与深阱区域15的底壁部分15b的厚度之和。
[0086]
沟槽源极构造31的宽度也可以为0.6μm以上且2.4μm以下。作为一例，沟槽源极构造31的宽度也可以为0.8μm左右。沟槽源极构造31的深度也可以为1.5μm以上且11μm以下。作为一例，沟槽源极构造31的深度也可以为2.5μm左右。通过增大沟槽源极构造31的深度，能够提高sj(super junction)构造的耐压保持效果。
[0087]
源极区域17是形成于半导体层10的第一主面11的表层部分的n

型的半导体区域。源极区域17形成于主体区域16上(主体区域16的表层部)，与主体区域16连接。源极区域17形成于沿栅极沟槽22的区域。源极区域17包覆栅极绝缘层23，隔着栅极绝缘层23而与栅极电极20对置。
[0088]
源极区域17在俯视时形成为在y轴方向上延伸的带状。源极区域17的宽度(x轴方向的长度)也可以为0.2μm以上且0.6μm以下。作为一例，源极区域17的宽度也可以为0.4μm左右。源极区域17的n型杂质浓度也可以为1.0
×
10
18
cm
－3
以上且1.0
×
10
21
cm
－3
以下。
[0089]
接触区域18是形成于半导体层10的第一主面11的表层部分的p

型的半导体区域。接触区域18形成于主体区域16上(主体区域16的表层部)，与主体区域16连接。另外，接触区域18与源极区域17连接。接触区域18形成于沿源极沟槽32的区域。接触区域18包覆势垒形成层33，隔着势垒形成层33而与源极电极30对置。
[0090]
接触区域18在俯视时形成为沿y轴方向延伸的带状。接触区域18的宽度(x轴方向的长度)也可以为0.1μm以上且0.4μm以下。作为一例，接触区域18的宽度也可以为0.2μm左右。接触区域18的p型杂质浓度也可以为1.0
×
10
18
cm
－3
以上且1.0
×
10 21
cm
－3
以下。
[0091]
半导体装置1包含包覆半导体层10的第二主面12的漏极电极40。漏极电极40在第二主面12中与半导体基板13电连接。漏极电极40也可以包含钛、镍、铜、铝、金以及银中的至少一种。漏极电极40也可以具有包含从第二主面12依次层叠的ti层、ni层、au层、ag层的四层构造。
[0092]
漏极电极40也可以具有包含从第二主面12依次层叠的ti层、alcu层、ni层、au层的四层构造。alcu层是铝和铜的合金层。漏极电极40也可以具有包含从第二主面12依次层叠的ti层、alsicu层、ni层、au层的四层构造。alsicu层是铝、硅以及铜的合金层。漏极电极40也可以具有代替ti层而由tin层构成的单层构造、或者包含ti层以及tin层的层叠构造。
[0093]
纵型晶体管2根据施加于栅极电极20的栅极电压，在漏极电流流动的接通状态以及漏极电流不流动的偏离状态之间切换。栅极电压也可以为10v以上且50v以下。作为一例，栅极电压也可以为30v。施加于源极电极30的源极电压也可以是接地电压(0v)等成为电路动作的基准的基准电压。施加于漏极电极40的漏极电压为源极电压以上的大小的电压。漏极电压例如也可以为0v以上且10000v以下。漏极电压也可以为1000v以上。
[0094]
在对栅极电极20施加了栅极电压的情况下，在与p
－
型的主体区域16的栅极绝缘层23相接的部分形成通道。由此，形成从源极电极30经由接触区域18、源极区域17、主体区域16(通道)、外延层14、半导体基板13而到达漏极电极40的电流路径。
[0095]
漏极电极40是比源极电极30高的电位。因此，漏极电流从漏极电极40经由半导体基板13、外延层14、主体区域16(通道)、源极区域17、接触区域18流向源极电极30。这样，漏极电流沿半导体装置1的厚度方向流动。
[0096]
深阱区域15在与外延层14之间形成pn接合。在纵型晶体管2的接通状态下，源极电压经由源极电极30施加于深阱区域15，比源极电压高的漏极电压经由漏极电极40施加于外延层14。也就是，在纵型晶体管2的接通状态下，在上述pn接合中施加有逆偏置电压，耗尽层从上述pn接合起朝向漏极电极40扩展。
[0097]
由此，能够提高纵型晶体管2的耐压。根据具有比外延层14的n型杂质浓度高的p型杂质浓度的深阱区域15，能够从深阱区域15以及外延层14之间的界面部适当地扩展耗尽
层。
[0098]
在该方式中，采用了沟槽栅极构造，但也可以采用平面栅极构造。另外，在实施方式中，形成有沟槽源极构造，但也可以采用没有沟槽源极构造的形态。另外，在实施方式中，采用了所谓条纹单元构造，但也可以采用网格单元构造。
[0099]
在该说明书的实施方式中，fet构造(晶体管构造)具有源极区域、漏极区域、栅极区域这三区域，定义为通过在栅极区域施加电压而在通道区域产生的电场来控制源极区域以及漏极区域之间的电流的构造。在该意思中，fet构造是除了mosfet、misfet等以外，还包含接合型fet的概念。
[0100]
也就是，fet构造是也包含具有分别与“源极区域”以及“漏极区域”对应的“发射极区域”以及“集电极区域”的igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)的概念。在实施方式中，fet构造由主体区域16、源极区域17、栅极电极20、外延层14等构成。
[0101]
在该说明书的实施方式中，有源区域是在半导体装置中形成有fet构造的区域(划分区域)。在一个半导体装置中，有源区域既可以是一个区域、也可以是被相互分割的多个区域。另外，在包含fet构造的区域内形成有肖特基势垒二极管等二极管构造的情况下，包含fet构造以及二极管构造的区域定义为有源区域。另外，在包含上述二极管构造的区域与包含fet构造的区域相邻的情况下，包含上述二极管构造的区域以及包含fet构造的区域定义为有源区域。
[0102]
在该说明书的实施方式中，非有源区域是有源区域以外的区域。包含栅极配线部的正下方的区域、外周耐压构造部、温度感测器用的pn二极管构造的正下方的区域等作为非有源区域的例子。在该说明书的实施方式中，电流检测用的fet构造定义为非有源区域。
[0103]
接着，对半导体装置1的整体构造(尤其是，用于向栅极电极20以及源极电极30供给预定的电压的焊盘构造)进行说明。图2是表示图1所示的半导体装置1的其它主要部分的剖视图。在图2中，省略了图1所示的半导体层10的具体的结构的图示。在图2中，省略了表示半导体层10的剖面的网格。图2表示沿图3的ii-ii线的剖面。图3是图1所示的半导体装置1的俯视图。在图3中，用虚线示出栅极焊盘70(宽幅部72)的外缘70b、源极焊盘75的外缘75a以及源极焊盘75的内缘75b。
[0104]
图4是从图2的iv-iv线的位置观察到的与基板表面平行的平面中的半导体装置1的俯视图。图4是表示主面栅极电极50的平面形状以及主面源极电极55的平面形状的图。具体而言，图4是透视图3所示的栅极焊盘70以及源极焊盘75，并从z轴的正侧观察半导体装置1时的俯视图。
[0105]
图5是从图2的v-v线的位置观察到的与基板表面平行的平面中的半导体装置1的俯视图。图5是表示俯视时的栅极电极20以及源极电极30的配置的图。具体而言，图5是透视主面栅极电极50、主面源极电极55、绝缘层60、栅极焊盘70以及源极焊盘75，并从z轴的正侧观察半导体装置1时的俯视图(也一并参照图3以及图4)。
[0106]
图6是从图2的vi-vi线的位置观察到的与基板表面平行的平面中的俯视图。在图6中，上部绝缘层63以及端部绝缘层65由白色的部分示出。在图6中，从上部绝缘层63以及端部绝缘层65的间隙露出的主面栅极电极50的柱状部71以及源极焊盘75由网格部示出。
[0107]
在图6中，栅极焊盘70(宽幅部72)、源极焊盘75的上部的外缘75a以及内缘75b由虚
线示出。图7是从图3的俯视图除去保护绝缘层66后的俯视图。图7是表示栅极焊盘70以及源极焊盘75的平面形状的图。换言之，图7是在图3中除去保护绝缘层66后的俯视图。
[0108]
参照图2以及图3，半导体装置1是平面形状为矩形的半导体芯片。半导体装置1的一边的长度也可以为1mm以上且10mm以下。半导体装置1的一边的长度也可以为2mm以上且5mm以下。半导体装置1包含主面栅极电极50、主面源极电极55、绝缘层60、栅极焊盘70、源极焊盘75以及保护绝缘层66。
[0109]
参照图1以及图5，半导体装置1包含埋设于第一主面11的多个栅极电极20以及多个源极电极30。多个栅极电极20以及多个源极电极30各自分别形成为沿y轴方向延伸的长条状。多个栅极电极20以及多个源极电极30在俯视时沿x轴方向交替地排列，形成条纹构造。在图5中，栅极电极20的根数以及源极电极30的根数示意性地图示为可数的程度。但是，栅极电极20的根数以及源极电极30的根数远比实际图示出的数量多。
[0110]
半导体装置1包含与多个栅极电极20电连接的多个栅极指部20b。多个栅极指部20b分别配置在半导体层10上的y轴方向的两端部，形成为沿x轴方向延伸的长条状。多个栅极指部20b分别与多个栅极电极20的y轴方向的两端连接。
[0111]
栅极指部20b的根数是任意的。因此，单一的栅极指部20b也可以仅与多个栅极电极20的y轴方向的一方端连接。多个栅极电极20也可以在y轴方向的中央部被分断。该情况下，半导体装置1也可以包含在俯视时配置在半导体层10的内方部的栅极指部20b。内方部的栅极指部20b也可以在沿y轴方向相邻的多个栅极电极20之间的区域沿x轴方向延伸。另外，内方部的栅极指部20b也可以与在y轴方向上相邻的多个栅极电极20电连接。
[0112]
半导体装置1包含与多个栅极电极20电连接的作为第一电极的一例的主面栅极电极50。主面栅极电极50位于多个栅极电极20的上方(z轴方向的正侧)，且与多个栅极电极20电连接。主面栅极电极50也可以在俯视时具有半导体层10(第一主面11)的面积的20％以下的面积。主面栅极电极50优选在俯视时具有半导体层10(第一主面11)的面积的10％以下的面积。
[0113]
参照图4，主面栅极电极50也可以在俯视时形成为h字形状。具体而言，主面栅极电极50包含受电部50a、供电部50b以及连接部50c。受电部50a是位于后述的栅极焊盘70的正下方，且与栅极焊盘70的柱状部71连接的部分。在俯视时与主面栅极电极50中的栅极焊盘70的柱状部71重叠的部分相当于受电部50a。
[0114]
供电部50b分别配置于y轴方向的两端部，形成为沿x轴方向延伸的长条状。供电部50b经由后述的贯通下部绝缘层61的过孔导体(未图示)而与栅极指部20b连接。
[0115]
连接部50c将受电部50a以及供电部50b连接。连接部50c形成为沿y轴方向延伸的长条状。在图4所示的例子中，连接部50c从受电部50a分别向y轴方向的正侧以及负侧引出，延伸至供电部50b。
[0116]
主面栅极电极50也可以包含非金属导体或者金属。主面栅极电极50优选由铝系的金属材料形成。主面栅极电极50也可以包含铝、铝－硅(al－si)系合金、铝－铜(al－cu)系合金等作为铝系的金属材料的一例。当然，主面栅极电极50也可以由导电性多晶硅、钨、钛、镍、铜、银、金、氮化钛(金属窒化物)等形成。主面栅极电极50也可以由与栅极电极20相同的材料形成。
[0117]
主面栅极电极50也可以具有包含多个金属层的层叠构造。例如，主面栅极电极50
也可以包含从半导体层10侧依次层叠的基底层以及金属层。基底层也可以由钛等势垒金属形成。金属层也可以由形成于基底层上的铝系的金属材料形成。半导体装置1也可以包含包覆主面栅极电极50的表面的镀敷层。
[0118]
半导体装置1包含与多个源极电极30电连接的作为第二电极的一例的主面源极电极55。主面源极电极55是位于多个源极电极30的上方(z轴方向的正侧)，且与多个源极电极30电连接的电极。参照图1，主面源极电极55与多个源极电极30的上表面直接连接。
[0119]
主面源极电极55在俯视时从主面栅极电极50空出间隔地配置。主面源极电极55也可以形成于在俯视时第一主面11中除配置有主面栅极电极50的区域和配置有该主面栅极电极50的区域的周边区域的大致整个全域。
[0120]
主面源极电极55以在俯视时比主面栅极电极50大的面积形成。主面源极电极55也可以在俯视时具有半导体层10(第一主面11)的面积的50％以上的面积。主面源极电极55优选在俯视时具有半导体层10(第一主面11)的面积的70％以上的面积。
[0121]
主面源极电极55也可以包含非金属导体或者金属。主面栅极电极50优选由铝系的金属材料形成。主面栅极电极50也可以包含铝、铝－硅(al－si)系合金、铝－铜(al－cu)系合金等作为铝系的金属材料的一例。
[0122]
当然，主面栅极电极50也可以由导电性多晶硅、钨、钛、镍、铜、银、金、氮化钛(金属窒化物)等形成。主面源极电极55也可以由与主面栅极电极50相同的材料形成。该情况下，主面源极电极55能够通过与主面栅极电极50相同的工序形成。
[0123]
主面源极电极55也可以具有包含多个金属层的层叠构造。主面源极电极55也可以包含从半导体层10侧依次层叠的基底层以及金属层。基底层也可以由钛等势垒金属形成。金属层也可以由形成于基底层上的铝系的金属材料形成。半导体装置1也可以包含包覆主面源极电极55的表面的镀敷层。
[0124]
在该方式中，主面栅极电极50包含钨，主面源极电极55包含钨。也就是，有源区域3由包含具有比较高的硬度的钨的主面源极电极55包覆。由此，能够由主面源极电极55保护有源区域3。另外，在有源区域3中，能够抑制引线接合等的应力引起的fet构造的破损。这种构造在后述的源极焊盘75进行硬度比较高的铜丝的引线接合的情况下特别有效。
[0125]
作为别的方式例，也可以是主面栅极电极50中的埋入到贯通孔(栅极接触孔)的部分由钨形成，主面栅极电极50中的贯通孔(栅极接触孔)外的部分由铝系的金属材料形成。主面栅极电极50中的贯通孔(栅极接触孔)外的部分是形成于后述的下部绝缘层61上的部分。钨既可以是纯金属、也可以是钨合金。另外，钨也可以经由钛/氮化钛等的势垒膜而形成。
[0126]
另外，也可以是主面源极电极55中的埋入到源极接触孔61b的部分由钨形成，主面源极电极55中的源极接触孔61b外的部分由铝系的金属材料形成。主面源极电极55中的贯通孔(栅极接触孔)外的部分是形成于后述的下部绝缘层61上的部分。钨既可以是纯金属、也可以是钨合金。另外，钨也可以经由钛/氮化钛等的势垒膜而形成。
[0127]
在半导体装置1中，主面源极电极55配置于在俯视时包含半导体层10的中心位置的区域，主面栅极电极50配置于避开主面源极电极55的区域。但是，主面栅极电极50以及主面源极电极55的配置是任意的，并不限定于上述配置。例如，主面栅极电极50也可以配置于在俯视时包含半导体层10的中心位置的区域，主面源极电极55也可以配置为在俯视时包围
主面栅极电极50的周围。
[0128]
参照图2，绝缘层60包含下部绝缘层61、作为第一绝缘层(第一绝缘体)的一例的上部绝缘层63、以及端部绝缘层65。下部绝缘层61是层间绝缘膜，设置在第一主面11上。具体而言，下部绝缘层61一并包覆多个沟槽栅极构造21。参照图1，下部绝缘层61是为了防止主面源极电极55与栅极电极20接触而设置的。
[0129]
下部绝缘层61具有多个源极接触孔61b。上述的主面源极电极55的一部分埋设于多个源极接触孔61b，在多个源极接触孔61b内与多个源极电极30电连接。另外，主面源极电极55在多个源极接触孔61b内与源极区域17以及接触区域18电连接。
[0130]
虽然省略了图示，下部绝缘层61包含使供电部50b露出的至少一个(在该方式中为多个)贯通孔(栅极接触孔)。上述的主面栅极电极50的供电部50b(参照图4)的一部分埋设于多个贯通孔(栅极接触孔)，在多个贯通孔(栅极接触孔)内与栅极指部20b(参照图5)电连接。由此，主面栅极电极50与栅极电极20电连接。
[0131]
多个贯通孔(栅极接触孔)优选与多个源极接触孔61b同时形成。该情况下，埋设于多个贯通孔(栅极接触孔)的主面栅极电极50(供电部50b)的材料以及构造与埋设于多个源极接触孔61b的主面源极电极55的材料以及构造相同。
[0132]
上部绝缘层63包覆主面栅极电极50的一部分以及主面源极电极55的一部分。上部绝缘层63介于该栅极焊盘70以及主面源极电极55之间，以免后述的栅极焊盘70与主面源极电极55接触。另外，上部绝缘层63介于该源极焊盘75以及主面栅极电极50之间，以免后述的源极焊盘75与主面栅极电极50接触。
[0133]
上部绝缘层63包覆主面栅极电极50的连接部50c，具有使受电部50a选择性地露出的贯通孔64。具体而言，上部绝缘层63经由贯通孔64而使受电部50a的上表面52的一部分露出。在该方式中，一个贯通孔64形成于上部绝缘层63中的与栅极焊盘70的大致中央位置对置的部分。
[0134]
栅极焊盘70经由贯通孔64而仅与受电部50a的上表面52连接。贯通孔64的平面形状(后述的柱状部71的平面形状)也可以是正方形或者长方形。俯视时的贯通孔64的一边的长度也可以为5μm以上且50μm以下。作为一例，贯通孔64的平面形状为20μm
×
20μm左右的正方形。
[0135]
贯通孔64能够具有各种布局。以下，对贯通孔64的别的布局例进行说明。图8是表示贯通孔64相对于栅极焊盘70的布局例的俯视图。在图8中，省略了保护绝缘层66的图示。参照图8，贯通孔64也可以配置在栅极焊盘70的缘部的附近。该情况下，接合引线303g(用虚线图示)优选在俯视时以不与贯通孔64(柱状部71)重叠的方式与栅极焊盘70连接。根据该构造，能够抑制引线接合时的应力施加于贯通孔64(柱状部71)。
[0136]
图9是表示贯通孔64相对于栅极焊盘70的其它布局例的俯视图。参照图9，上部绝缘层63也可以相对于一个栅极焊盘70具有多个贯通孔64。该情况下，多个贯通孔64(柱状部71)形成于在俯视时栅极焊盘70以及主面栅极电极50重叠的区域。由此，能够使栅极焊盘70以及主面栅极电极50可靠地导通。接合引线303g(用虚线图示)优选以不重叠的方式与至少一部分贯通孔64(柱状部71)连接。
[0137]
再次参照图2，上部绝缘层63在z轴方向上介于栅极焊盘70以及主面源极电极55之间。由此，上部绝缘层63使栅极焊盘70与主面源极电极55绝缘。上部绝缘层63通过蚀刻而形
成(图案化)，由此上部绝缘层63的侧面63a形成于相对于第一主面11垂直(z轴方向)延伸的平面。此处所说的“垂直”是指实质上的垂直，并非严格的意思。
[0138]
端部绝缘层65包覆半导体装置1(半导体层10)的外周部(周缘部)。端部绝缘层65遍及整周地包覆半导体装置1(半导体层10)的外周部(周缘部)。端部绝缘层65包覆主面栅极电极50的供电部50b。端部绝缘层65的一部分跃上下部绝缘层61以及主面源极电极55。
[0139]
下部绝缘层61、上部绝缘层63以及端部绝缘层65也可以包含无机绝缘性材料。无机绝缘性材料也可以包含氧化硅、氮化硅等。氧化硅包含psg(phosphor silicate glass，磷硅酸盐玻璃)、bpsg(boron phosphor silicate glass，硼磷硅酸盐玻璃)等。下部绝缘层61、上部绝缘层63以及端部绝缘层65也可以包含有机绝缘性材料。有机绝缘性材料也可以包含聚酰亚胺、pbo(聚苯并恶唑)等。
[0140]
下部绝缘层61、上部绝缘层63以及端部绝缘层65既可以由相同的绝缘性材料形成、也可以由相互不同的绝缘性材料形成。例如，下部绝缘层61、上部绝缘层63以及端部绝缘层65全部也可以由氧化硅形成。当然，也可以是下部绝缘层61由氧化硅形成，而上部绝缘层63以及端部绝缘层65由氮化硅形成。
[0141]
上部绝缘层63以及端部绝缘层65的厚度也可以均为3μm以上且20μm以下。上部绝缘层63以及端部绝缘层65的厚度优选为5μm以上且15μm以下。上部绝缘层63以及端部绝缘层65的厚度特别优选为5μm以上且10μm以下。
[0142]
半导体装置1包含与主面栅极电极50电连接的作为第一电极焊盘(第一端子电极)的一例的栅极焊盘70。栅极焊盘70在俯视时与主面栅极电极50重叠，且与主面栅极电极50电连接。具体而言，栅极焊盘70以主面栅极电极50的受电部50a在俯视时位于栅极焊盘70的内侧的方式配置。即，栅极焊盘70完全包覆主面栅极电极50的受电部50a。
[0143]
参照图2，栅极焊盘70包含作为下部导电层的一例的柱状部71、以及作为上部导电层的一例的宽幅部72。柱状部71设置在主面栅极电极50上。具体而言，柱状部71与受电部50a的上表面52连接，形成为在上表面52的法线方向(z轴方向)上延伸的柱状。柱状部71的高度与上部绝缘层63中的位于受电部50a上的部分的厚度相等。柱状部71在俯视时从受电部50a的周缘向内方空出间隔地形成。也就是，柱状部71的面向y轴方向的侧面74相对于主面栅极电极50的面向y轴方向的侧面53位于主面栅极电极50的内侧。
[0144]
宽幅部72设于柱状部71的上端，将受电部50a以及柱状部71连接。宽幅部72是扩张了柱状部71的上端的大小的部分。也就是，宽幅部72以在俯视时比柱状部71大的面积形成。宽幅部72在俯视时形成为柱状部71位于宽幅部72的内侧。在俯视时，宽幅部72的大小以及形状与栅极焊盘70的大小以及形状一致。
[0145]
宽幅部72以在俯视时比受电部50a更向外侧扩展的方式形成。在该方式中，宽幅部72从受电部50a起在与主面栅极电极50所延伸的方向(y轴方向)正交的方向(x轴方向)上形成为比主面栅极电极50更向外侧扩展的伞状。在该方式中，宽幅部72以伞状向x轴方向的负侧以及正侧这两方扩展。
[0146]
由此，宽幅部72的x轴方向的宽度比主面栅极电极50的x轴方向的宽度更大。也就是，栅极焊盘70具有在俯视时与主面栅极电极50的至少一边(在该方式中为二边)交叉的交叉部。在俯视时，宽幅部72的上表面73中的与柱状部71重叠的部分朝向主面栅极电极50凹陷。
[0147]
宽幅部72的上表面73用于半导体装置1及其它电路的电连接。例如，宽幅部72的上表面73与供给栅极电压的电源电路电连接。也可以通过引线接合在宽幅部72的上表面73连接金属线。金属线也可以包含铝、铜以及金的至少一种。在该方式中，铝丝与栅极焊盘70(宽幅部72的上表面73)楔形接合。也可以代替引线接合而通过焊锡在宽幅部72的上表面73连接金属板。
[0148]
栅极焊盘70在俯视时具有半导体层10(第一主面11)的面积的20％以下的面积。栅极焊盘70优选在俯视时具有半导体层10(第一主面11)的面积的10％以下的面积。宽幅部72(栅极焊盘70的面积)在俯视时具有比受电部50a(也就是，柱状部71)的面积大的面积。宽幅部72的面积也可以为受电部50a的面积的200倍以上且40000倍以下。宽幅部72的面积优选为受电部50a的面积的400倍以上。作为一例，宽幅部72的面积也可以为受电部50a的面积的2500倍左右。
[0149]
为了适当地进行引线接合，宽幅部72(栅极焊盘70)需要具有一定以上的大小。宽幅部72优选在俯视时具有800μm
×
800μm以上且1mm
×
1mm以下的面积。该情况下，宽幅部72也可以在俯视时形成为正方形状。该情况下，金属线的连接的方向能够设定为任意的方向。当然，宽幅部72也可以在俯视时形成为比1mm
×
1mm大的正方形状。另外，宽幅部72也可以形成为400μm
×
800μm以上的长方形状。
[0150]
柱状部71以及宽幅部72也可以由相同的导电性材料形成。柱状部71以及宽幅部72也可以由铝系的金属材料形成。当然，柱状部71以及宽幅部72也可以由钛、镍、铜、银、金、钨等形成。柱状部71以及宽幅部72也可以由相互不同的导电性材料形成。
[0151]
栅极焊盘70的高度也可以是数十μm以上且数百μm以下(也就是20μm以上且小于1000μm)。栅极焊盘70的高度(z轴方向的长度)由柱状部71的高度(z轴方向的长度)以及宽幅部72的厚度(z轴方向的长度)之和来算出。在图2中，示出了柱状部71的高度与宽幅部72的厚度同等的例子，但柱状部71的高度既可以比宽幅部72的厚度大、也可以比宽幅部72的厚度小。
[0152]
半导体装置1包含与主面源极电极55电连接的作为第二电极焊盘(第二端子电极)的一例的源极焊盘75。源极焊盘75在俯视时与主面源极电极55重叠，且与主面源极电极55电连接。源极焊盘75设置在主面源极电极55上。也就是，源极焊盘75包覆主面源极电极55的上表面56。源极焊盘75形成为以主面源极电极55的上表面56的法线方向(z轴方向)为厚度方向，并沿该上表面56延伸的板状。
[0153]
源极焊盘75配置于在俯视时包含半导体层10(第一主面11)的中心位置的区域。源极焊盘75配置于避开栅极焊盘70的区域。在该方式中，栅极焊盘70配置于包含半导体层10(第一主面11)的中心位置的区域，源极焊盘75配置为包围栅极焊盘70的周围。
[0154]
源极焊盘75的x轴方向的负侧的端部79从主面源极电极55之上跃上上部绝缘层63之上。源极焊盘75的侧面77位于上部绝缘层63上。源极焊盘75具有在俯视时比主面源极电极55的面积小的面积。源极焊盘75具有在俯视时比栅极焊盘70的面积大的面积。源极焊盘75在俯视时具有半导体层10(第一主面11)的面积的50％以上的面积。源极焊盘75优选在俯视时具有半导体层10(第一主面11)的面积的70％以上的面积。
[0155]
源极焊盘75在俯视时从栅极焊盘70空出间隔地配置，在主面源极电极55的上方且在与栅极焊盘70之间形成使上部绝缘层63露出的间隙部。间隙部由栅极焊盘70的侧面中的
位于主面源极电极55的上方的部分、以及源极焊盘75的侧面77中的位于主面源极电极55的上方的部分划分。
[0156]
由此，在主面源极电极55的上方，能够抑制栅极焊盘70以及源极焊盘75的接触引起的短路，能够稳定地形成源极焊盘75。在该方式中，源极焊盘75的侧面77形成为相对于第一主面11垂直或者实质上垂直地延伸的平面。但是，侧面77并非必需是平面，也可以是具有曲面或者凹凸的面。
[0157]
源极焊盘75的上表面76用于半导体装置1以及其它电路的电的连接。例如，源极焊盘75的上表面76与供给源极电压的电源电路连接。金属线通过引线接合而连接于源极焊盘75的上表面76。金属线也可以包含铝、铜以及金的至少一种。例如，在该方式中，铝丝与源极焊盘75楔形接合。金属板也可以通过焊锡连接于源极焊盘75，来代替引线接合。
[0158]
源极焊盘75由导电性材料形成。源极焊盘75也可以由铝系的金属材料形成。当然，源极焊盘75也可以由钛、镍、铜、银、金、钨等形成。源极焊盘75也可以由与栅极焊盘70相同的材料形成。该情况下，源极焊盘75能够以与栅极焊盘70相同的工序形成。当然，源极焊盘75也可以由与栅极焊盘70不同的材料形成。
[0159]
栅极焊盘70优选以与源极焊盘75相同的工序形成。该情况下，栅极焊盘70的构造以及材料与源极焊盘75的构造以及材料相同。在源极焊盘75由铝丝引线接合的情况下，源极焊盘75优选由铝系的材料构成。该情况下，栅极焊盘70与源极焊盘75相同地由铝系的材料构成。
[0160]
在源极焊盘75通过焊锡连接于金属板的情况下，也可以在源极焊盘75的表面形成有镀敷层。该情况下，源极焊盘75也可以由铝系的金属材料构成。另外，镀敷层也可以包含镀镍以及镀金中的至少一个。镀敷层既可以具有由镀镍构成的单层构造、也可以具有包含从源极焊盘75侧依次层叠的镀镍以及镀金的层叠构造。
[0161]
该情况下，栅极焊盘70也可以具有与源极焊盘75相同的结构。也就是，也可以在栅极焊盘70的表面形成镀敷层。该情况下，栅极焊盘70也可以由铝系的金属材料构成。另外，镀敷层也可以包含镀镍以及镀金中的至少一个。镀敷层既可以具有由镀镍构成的单层构造、也可以具有包含从栅极焊盘70侧依次层叠的镀镍以及镀金的层叠构造。
[0162]
在源极焊盘75通过ag等烧结部件而与金属板连接的情况下，也可以在源极焊盘75的表面形成镀敷层。该情况下，源极焊盘75也可以由铝系的金属材料构成。另外，镀敷层也可以包含镀镍、镀钯以及镀金中的至少一个。例如，镀敷层也可以具有包含从源极焊盘75侧依次层叠的镀镍、镀钯以及镀金的层叠构造。
[0163]
该情况下，栅极焊盘70也可以具有与源极焊盘75相同的结构。也就是，也可以在栅极焊盘70的表面形成镀敷层。该情况下，栅极焊盘70也可以由铝系的金属材料构成。另外，镀敷层也可以包含镀镍、镀钯以及镀金中的至少一个。例如，镀敷层也可以具有包含从栅极焊盘70侧依次层叠的镀镍、镀钯以及镀金的层叠构造。
[0164]
在此，示出了栅极焊盘70以及源极焊盘75包含铝系的材料的例子，但栅极焊盘70以及源极焊盘75也可以由铜、镍等的金属材料形成，来代替铝系的材料。也就是，栅极焊盘70也可以包含由铜、镍等的金属材料形成的柱状部71以及宽幅部72。
[0165]
主面栅极电极50、主面源极电极55、栅极焊盘70以及源极焊盘75不限于上述结构，能够以各种布局形成。图10是表示栅极焊盘70以及受电部50a的其它布局例的俯视图。换言
之、图10是表示主面栅极电极50以及主面源极电极55的其它布局例的图。参照图10，主面栅极电极50的受电部50a也可以配置在半导体装置1(芯片、半导体层10)的最外周部(周缘部)。
[0166]
宽幅部72也可以形成为仅向x轴方向的正侧扩展的伞状。也就是，栅极焊盘70具有在俯视时与主面栅极电极50的至少一边(在该方式中为一边)交叉的交叉部。在图10的布局例中，主面源极电极55在俯视时形成为矩形形状，主面栅极电极50在俯视时形成为包围主面源极电极55的矩形环状。
[0167]
图11是表示主面栅极电极50以及主面源极电极55的另一其它布局例的俯视图。图11是在图10的布局例中，主面栅极电极50还具有从受电部50a沿x轴方向延伸的部分的例子。这样，主面栅极电极50以及主面源极电极55的配置、栅极焊盘70相对于主面栅极电极50以及主面源极电极55的配置能够采用各种方式。
[0168]
再次参照图2～图5，半导体装置1包含有源区域3以及非有源区域4。在图3以及图5中，有源区域3由以双点划线包围的区域示出。有源区域3是形成有fet构造的区域，是供纵型晶体管2的漏极电流流动的主要的区域。有源区域3与被主面源极电极55覆盖的区域大致一致。非有源区域4是有源区域3以外的区域。配置有主面栅极电极50的区域以及外周(周缘侧)的耐压构造区域是非有源区域4。
[0169]
在半导体装置中，一般地，为了对金属线进行引线接合，需要具有一定的大小的栅极焊盘70。在主面栅极电极50形成为与栅极焊盘70大致相同大小的情况下，主面源极电极55形成为相对较小。由于有源区域3的大小与主面源极电极55的大小大致一致，因此若增大主面栅极电极50，则伴随于此，主面源极电极55缩小，有源区域3变小。其结果，无法有效利用半导体层10，成为半导体装置的小型化以及低成本化的弊端。
[0170]
针对于此，在半导体装置1中，形成有主面栅极电极50，另一方面，设有与有源区域3立体交叉的栅极焊盘70(宽幅部72)。根据该构造，引线接合对象从主面栅极电极50变更为栅极焊盘70。由此，能够缩小主面栅极电极50，扩张有源区域3。也就是，在半导体装置1中，通过栅极焊盘70缓和主面栅极电极50引起的设计规则，提高设计的自由度。
[0171]
具体而言，栅极焊盘70的一部分(宽幅部72)在俯视时与主面源极电极55重叠。更具体而言，栅极焊盘70在俯视时具有在x轴方向上比主面栅极电极50的宽度大的宽度，并与主面源极电极55的一部分重叠。由此，能够缩小主面栅极电极50的面积，扩张有源区域3的面积。另外，能够避免主面栅极电极50引起的设计规则并且将栅极焊盘70形成为一定以上的大小。因此，通过有效利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置1。
[0172]
参照图3，半导体装置1包含形成于上部绝缘层63之上的作为第二绝缘层(第二绝缘体)的一例的保护绝缘层66。保护绝缘层66包覆栅极焊盘70以及源极焊盘75之间的边界部80(间隙部)。也就是，保护绝缘层66包含在主面源极电极55的上方且在栅极焊盘70以及源极焊盘75的边界部80内包覆上部绝缘层63的部分。保护绝缘层66具有在边界部80内隔着上部绝缘层63而与主面源极电极55对置的部分。
[0173]
边界部80在俯视时形成为矩形环状。因此，保护绝缘层66在包覆边界部80的部分形成为矩形环状。另外，保护绝缘层66遍及整周地包覆半导体装置1(第一主面11)的外周部(周缘部)。保护绝缘层66也可以包含有机绝缘性材料。保护绝缘层66也可以包含聚酰亚胺、
pbo等。
[0174]
图12是半导体装置1(第一主面11)的外周部(周缘部)的放大剖视图，是更详细地示出图2的区域xii的图。参照图12，在半导体装置1(第一主面11)的外周部(周缘部)，端部绝缘层65的x轴方向的正侧的端部以位于主面源极电极55上的方式跃上主面源极电极55。源极焊盘75的x轴方向的负侧的端部位于端部绝缘层65的x轴方向的正侧的端部上。保护绝缘层66包覆端部绝缘层65的x轴方向的正侧的端部、以及源极焊盘75的x轴方向的负侧的端部。
[0175]
在满足高电压、高温以及高湿的至少一个的环境下，存在发生模块凝胶内的杂质的迁移、以及水向模块凝胶中的浸入等的情况。在由于温度循环、湿度的影响而半导体层10的外周部(周缘部)的构造劣化的情况下，有上述物质(要素)以该劣化部位为起点进入设备内，产生短路、放电、故障等问题的担忧。
[0176]
在半导体装置1中，半导体层10的外周部(周缘部)通过下部绝缘层61、保护绝缘层66以及端部绝缘层65(上部绝缘层63)而以预定的图案包覆。因此，与半导体层10的外周部(周缘部)由下部绝缘层61以及保护绝缘层66包覆的情况相比，抑制外周部(周缘部)的劣化。也就是，抑制以劣化部位为起点的水分等的进入，提高半导体装置1的可靠性。
[0177]
图13a～图13e是表示半导体装置1的制造方法的各工序的剖视图。以下，主要说明半导体层10的上方的结构的制造方法。在半导体层10形成沟槽栅极构造21、沟槽源极构造31以及各种半导体区域(各阱区域)的方法利用公知的方法。
[0178]
首先，参照图13a，在半导体层10的第一主面11上形成具有多个源极接触孔61b的下部绝缘层61。下部绝缘层61的形成工序例如包括：通过等离子cvd(chemical vapor deposition，化学气相沉积)法形成氧化硅等的绝缘膜的工序；以及通过光刻法以及蚀刻法除去成膜后的绝缘膜(氧化硅)的一部分的工序。由此，绝缘膜被图案化，形成具有预定图案的下部绝缘层61。
[0179]
接着，参照图13b，主面栅极电极50以及主面源极电极55空出间隔地形成在下部绝缘层61之上。主面栅极电极50以及主面源极电极55的形成工序例如包括：以包覆下部绝缘层61的方式通过蒸镀法或者溅射法在第一主面11的整面形成金属膜的工序；以及通过光刻法以及蚀刻法除去成膜后的金属膜的一部分的工序。
[0180]
由此，金属膜被图案化，形成具有预定图案的主面栅极电极50以及具有预定图案的主面源极电极55。主面栅极电极50以及主面源极电极55也可以通过反复进行使用了不同的材料的金属膜的成膜工序和图案形成工序，经由不同的工序来形成。
[0181]
接着，参照图13c，在下部绝缘层61之上形成具有贯通孔64的上部绝缘层63以及端部绝缘层65。上部绝缘层63以及端部绝缘层65的形成工序例如包括：通过等离子cvd法形成氧化硅等的绝缘膜的工序；以及通过光刻法以及蚀刻法除去成膜后的绝缘膜(氧化硅)的一部分的工序。
[0182]
上部绝缘层63以及端部绝缘层65也可以由有机绝缘性材料(例如聚酰亚胺等感光性树脂材料)形成。该情况下，上部绝缘层63以及端部绝缘层65的形成工序例如包括：通过旋涂法在主面栅极电极50的上表面52以及主面源极电极55的上表面56涂敷成为各绝缘层的基础的液状的感光性树脂材料的工序；以及使涂敷后的感光性树脂材料通过曝光而固化之后，通过显影(例如湿式蚀刻法)除去固化后的感光性树脂材料的工序。
[0183]
接着，参照图13d，以包覆上部绝缘层63的方式在第一主面11的整面形成金属膜78。金属膜78例如通过蒸镀法或者溅射法成膜。
[0184]
接着，参照图13e，通过光刻法以及蚀刻法除去成膜后的金属膜78的一部分。由此，金属膜78被图案化，形成具有预定图案的栅极焊盘70以及具有预定图案的源极焊盘75。栅极焊盘70以及源极焊盘75也可以通过反复进行使用了不同的材料的金属膜的成膜工序和图案形成工序，经由不同的工序来形成。
[0185]
接着，通过旋涂法在图13e所示的状态的半导体层10的上表面涂敷成为保护绝缘层66的基础的液状的有机绝缘性材料(感光性树脂材料)。接着，涂敷后的感光性树脂材料通过曝光而固化，固化后的感光性树脂材料通过显影(例如湿式蚀刻法)除去。由此，形成具有预定图案的保护绝缘层66。
[0186]
接着，形成包覆第二主面12的漏极电极40。漏极电极40例如通过蒸镀法或者溅射法来形成(成膜)。然后，通过利用了切割刀片的个片化工序、利用了激光照射法的个片化工序等切断半导体层10，从半导体层10切出半导体装置1。经由包含以上说明的工序，制造出半导体装置1。
[0187]
图14是表示半导体装置1(半导体层10)的外周部(周缘部)的构造的变形例的剖视图。在图12中，示出了保护绝缘层66跃上源极焊盘75之上的方式例。但是，保护绝缘层66也可以以使端部绝缘层65从与源极焊盘75之间的区域露出的方式从源极焊盘75分离。该情况下，端部绝缘层65也可以是无机绝缘膜。另外，源极焊盘75也可以是铝系的金属。该情况下，接合引线也可以与源极焊盘75接合。
[0188]
在金属板通过焊锡而与源极焊盘75接合的情况下，也可以在源极焊盘75上层叠镍/金镀敷层、或者镍/钯/镀金层。图14的虚线部表示在源极焊盘75之上层叠有镀敷层的情况的镀敷层。根据图14的结构，与图12的结构相比，能够稳定地形成镀敷层。
[0189]
以上，半导体装置1包含纵型晶体管2。半导体装置1包含半导体层10、主面栅极电极50、主面源极电极55、栅极焊盘70以及漏极电极40。半导体层10在主要成分中包含sic，具有第一主面11、以及与第一主面11相反的一侧的第二主面12。主面栅极电极50包覆第一主面11的一部分。
[0190]
主面源极电极55从主面栅极电极50空出间隔地包覆第一主面11的一部分。栅极焊盘70以在俯视时至少一部分与主面栅极电极50重叠的方式相对于主面栅极电极50设置在与半导体层10相反的一侧，且与主面栅极电极50电连接。栅极焊盘70还在俯视时与主面源极电极55的一部分重叠。
[0191]
另外，在别的视点中，半导体装置1包含半导体层10、纵型晶体管2(开关元件)、主面栅极电极50(第一电极)、主面源极电极55(第二电极)、栅极焊盘70(第一端子电极)、源极焊盘75(第二端子电极)以及漏极电极40。半导体层10具有第一主面11(主面)。纵型晶体管2形成于半导体层10。主面栅极电极50配置在第一主面11之上，且与纵型晶体管2电连接。
[0192]
主面源极电极55从主面栅极电极50空出间隔地配置在第一主面11之上，且与纵型晶体管2电连接。栅极焊盘70具有在俯视时与主面栅极电极50重叠的部分、以及与主面源极电极55重叠的部分，且与主面栅极电极50电连接。源极焊盘75具有在俯视时与主面源极电极55重叠的部分，且与主面源极电极55电连接。漏极电极40与第二主面12电连接。
[0193]
假设在代替上述实施方式的栅极焊盘70而利用主面栅极电极50作为引线接合用
的电极焊盘的情况(也就是，现有的结构的情况)下，需要具有与栅极焊盘70同等的大小的主面栅极电极50。由于半导体层10中的被主面栅极电极50覆盖的区域成为非有源区域4，因此能够作为有源区域3来利用的面积缩小。其结果，阻碍半导体层10的有效利用，成为小型化以及低成本化的弊端。
[0194]
针对于此，根据半导体装置1，形成有在俯视时与主面栅极电极50以及主面源极电极55重叠的栅极焊盘70。根据该构造，通过栅极焊盘70缓和主面栅极电极50的设计规则，能够缩小主面栅极电极50的面积。由此，能够扩张有源区域3。另外，根据该构造，能够避免主面栅极电极50引起的设计规则的限制并且将实施引线接合的栅极焊盘70形成为一定以上的大小。
[0195]
也就是，在半导体装置1中，缓和主面栅极电极50等引起的设计规则，提高设计的自由度。根据该结构，不需要为了扩张有源区域3而使芯片尺寸增加。也就是，避免芯片尺寸的增加的同时能够扩展有源区域3。因而，能够提供通过半导体层10的有效利用来实现小型化以及低成本化的半导体装置1。
[0196]
纵型晶体管2也可以包含源极、栅极以及漏极。具体而言，纵型晶体管2也可以包括：形成于半导体层10的第一主面11侧的表面的源极区域17；包覆源极区域17的栅极绝缘层23(栅极绝缘膜)；隔着栅极绝缘层23而与源极区域17对置的栅极电极20；以及形成于半导体层10内的漏极区域。在这种构造中，主面栅极电极50与栅极电极20电连接，主面源极电极55与源极区域17电连接，漏极电极40与漏极区域电连接。
[0197]
半导体装置1也可在与第一主面11垂直的方向上包含位于栅极焊盘70以及主面源极电极55之间的上部绝缘层63。根据该构造，通过上部绝缘层63能够实现栅极焊盘70在俯视时与主面源极电极55的一部分重叠的结构。上部绝缘层63的侧面63a也可以是沿与第一主面11垂直的方向延伸的平面。根据该构造，能够通过蚀刻法形成上部绝缘层63。
[0198]
在源极焊盘75与主面源极电极55电连接的情况下，源极焊盘75的栅极焊盘70侧的端部79优选位于上部绝缘层63上。根据该构造，能够稳定地形成源极焊盘75。具体而言，能够容易整理源极焊盘75的形状等。
[0199]
半导体装置1也可以包含包覆栅极焊盘70以及源极焊盘75之间的边界部80(间隙)的保护绝缘层66。根据该构造，能够抑制水分等向边界部80的侵入。因而，提高半导体装置1的可靠性。该情况下，保护绝缘层66中位于边界部80的部分也可以隔着上部绝缘层63而与主面源极电极55对置。
[0200]
半导体装置1的制造方法包含第一工序、第二工序以及第三工序。在第一工序中，准备半导体层10，该半导体层10在主要成分中包含sic，具有第一主面11、以及该第一主面11的相反侧的第二主面12。半导体层10包含纵型晶体管2。第二工序中，主面栅极电极50以及主面源极电极55空出间隔地形成于第一主面11之上。
[0201]
在第三工序中，以与主面栅极电极50电连接的方式相对于主面栅极电极50在与半导体层10相反侧的区域形成栅极焊盘70。栅极焊盘70以在俯视时与主面栅极电极50的至少一部分以及主面源极电极55的一部分重叠的方式形成。根据该制造方法，能够避免芯片尺寸的增加的同时，能够制造并提供能够扩张有源区域3的半导体装置1。
[0202]
在实施方式1中，示出了宽幅部72在x轴方向的负侧以及正侧这两方以伞状扩展的例子(参照图3等)。但是，宽幅部72也可以具有仅在x轴方向的正侧以伞状扩展的结构(参照
图10)。在该结构中，栅极焊盘70(宽幅部72)以在俯视时与有源区域3(主面源极电极55)重叠的方式设置。
[0203]
在实施方式1中，示出了主面栅极电极50从受电部50a沿y轴方向延伸的例子(参照图3等)。但是，主面栅极电极50除了从受电部50a沿y轴方向以外也可以具有沿x轴方向延伸的结构(参照图11)。在该结构中，栅极焊盘70(宽幅部72)以在俯视时与有源区域3(主面源极电极55)重叠的方式设置。
[0204]
图15是实施方式2的半导体装置101的剖视图。图15表示沿图16的xv-xv线的剖面。图16是实施方式2的半导体装置101的俯视图。在图16中，栅极焊盘的外缘70b、源极焊盘75的外缘75a、源极焊盘75的内缘75b以及电流检测焊盘170的外缘170b由虚线图示出。
[0205]
图17是从图16所示的俯视图去除保护绝缘层66后的俯视图。在图17中，主面源极电极55由虚线图示出。图18是从图15的xviii-xviii线的位置观察到的与基板表面平行的平面中的半导体装置101的电极上表面的俯视图。图18是透视图16所示的栅极焊盘70、源极焊盘75以及电流检测焊盘170，并从z轴的正侧观察半导体装置101时的俯视图。
[0206]
虽然图15～图18未示出，但与实施方式1相同，半导体装置101包含在半导体层10的厚度方向流动电流的纵型晶体管2。半导体装置101(实施方式2)还包括电流检测用的电极、以及与该电流检测用的电极连接的电极焊盘，主要在这一点与半导体装置1(实施方式1)不同。在半导体装置101中，电流检测用的电极形成为比电极焊盘小。以下，以与实施方式1的不同点为中心进行说明，省略或者简化共同点的说明。
[0207]
参照图15～图18，半导体装置101包含主面栅极电极50(第一电极)、主面源极电极55(第二电极)、以及作为第三电极的一例的电流检测电极150。与实施方式1的情况比较，主面栅极电极50以及主面源极电极55的配置或者形状分别不同，但实质上相同。省略主面栅极电极50以及主面源极电极55的说明。
[0208]
电流检测电极150在俯视时从主面栅极电极50以及主面源极电极55空出间隔地配置。电流检测电极150也可以在俯视时配置于半导体层10(第一主面11)的外周部(周缘部)。电流检测电极150也可以配置于在俯视时包含半导体层10(第一主面11)的中心位置的区域。电流检测电极150也可以配置于在俯视时由主面源极电极55包围的区域。也就是，主面源极电极55也可以配置为在俯视时包围电流检测电极150的周围。
[0209]
电流检测电极150相当于实施方式1的主面源极电极55的一部分分离的部分。虽然省略了图示，但在电流检测电极150的下方形成有fet构造。电流检测电极150侧的fet构造以与形成于主面源极电极55的下方的fet构造相同的形态形成(也一并参照图1以及图2)。
[0210]
即，在该方式中，fet构造包含配置在主面源极电极55的下方的主单元区域、以及配置在电流检测电极150的下方的电流检测用单元区域(感测单元区域)。主单元区域将漏极电流导通。电流检测用单元区域是为了检测漏极电流而形成的。换言之、半导体装置101包含设置在第一主面11的主单元区域、以及在第一主面11中设置于与主单元区域不同的区域的电流检测用单元区域。
[0211]
fet构造分别形成于主单元区域以及电流检测用单元区域。主单元区域侧的fet构造形成为生成作为主电流的漏极电流的主fet构造(主元件)。电流检测用单元区域侧的fet构造形成为生成检测漏极电流的感测电流的感测fet构造(感测元件)。在该方式中，主单元区域侧的fet构造以及电流检测用单元区域侧的fet构造具有相同的构造。
[0212]
主面源极电极55配置于在俯视时与主单元区域(主fet构造)重叠的区域，且与主单元区域(主fet构造)的源极区域17电连接。电流检测电极150配置于在俯视时与电流检测用单元区域(感测fet构造)重叠的区域，且与电流检测用单元区域(感测fet构造)的源极区域17电连接。
[0213]
在半导体装置101的纵型晶体管2中，漏极电流从漏极电极40朝向主单元区域侧的源极区域17流动，感测电流从漏极电极40朝向感测单元区域侧的源极区域17流动。由此，从主面源极电极55输出漏极电流，从电流检测电极150输出感测电流。
[0214]
感测fet构造也可以构成为通过与主fet构造同时进行接通断开控制来生成与漏极电流连动的感测电流。也就是，也可以在主单元区域以及电流检测用单元区域同时施加相同的栅极电压。主单元区域具有比电流检测用单元区域的面积大的面积。在该方式中，主单元区域以及电流检测用单元区域的不同点仅有面积。因此，在电流检测用单元区域流动与主单元区域以及电流检测用单元区域的面积比相应的电流。
[0215]
也就是，感测fet构造的感测电流也可以小于主fet构造的主电流。主单元区域的面积也可以为电流检测用单元区域的面积的100倍以上且10000倍以下。该情况下，在电流检测电极150流动在主面源极电极55流动的电流(漏极电流)的10000分之1以上且100分之1以下的电流。
[0216]
由此，即使在因某种原因而产生了比较大的漏极电流的情况下，也能够降低流动于电流检测电极150的电流。例如，能够将流向电流检测电极150的电流的最大量抑制在1a左右。由此，能够利用电流检测电极150在预定的电流检测范围内适当地检测电流的增加。
[0217]
电流检测电极150也可以包含非金属导体或者金属。电流检测电极150优选由铝系的金属材料形成。电流检测电极150也可以包含铝、铝－硅(al－si)系合金、铝－铜(al－cu)系合金等作为铝系的金属材料的一例。当然，电流检测电极150也可以由导电性多晶硅、钨、钛、镍、铜、银、金、氮化钛(金属窒化物)等形成。电流检测电极150也可以由与主面栅极电极50以及主面源极电极55相同的材料形成。
[0218]
参照图15，电流检测电极150设置在具有一个以上的源极接触孔61b的下部绝缘层61上。电流检测电极150经由源极接触孔61b而与电流检测用单元区域的源极区域17电连接。
[0219]
电流检测电极150在俯视时比后述的电流检测焊盘170小。电流检测电极150的平面形状也可以是正方形或者长方形。电流检测电极150的一边的长度也可以为5μm以上且50μm以下。作为一例，电流检测电极150的平面形状也可以是20μm
×
20μm左右的正方形。参照图18，在该方式中，电流检测电极150具有与主面栅极电极50的受电部50a的大小相同的大小。
[0220]
当然，电流检测电极150的大小也可以比受电部50a的大小更小。电流检测电极150的大小也可以比受电部50a的大小更大。电流检测电极150也可以在俯视时具有半导体层10(第一主面11)的面积的20％以下的面积。电流检测电极150优选具有半导体层10(第一主面11)的面积的10％以下的面积。
[0221]
参照图15～图17，半导体装置101包含栅极焊盘70(第一电极焊盘)、源极焊盘75(第二电极焊盘)、以及作为第三电极焊盘的一例的电流检测焊盘170。与实施方式1的情况比较，栅极焊盘70以及源极焊盘75的配置或者形状分别不同，但实质上相同。省略栅极焊盘
70以及源极焊盘75的说明。
[0222]
电流检测焊盘170在俯视时与电流检测电极150重叠，且与电流检测电极150电连接。电流检测焊盘170从栅极焊盘70以及源极焊盘75空出间隔地配置。电流检测焊盘170也可以配置于在俯视时包含半导体层10(第一主面11)的中心位置的区域。电流检测焊盘170也可以配置于由源极焊盘75包围的区域。也就是，源极焊盘75也可以配置为包围电流检测焊盘170的周围。
[0223]
在该方式中，电流检测焊盘170具有与栅极焊盘70相同的结构。参照图15，具体而言，电流检测焊盘170包含作为下部导电层的一例的柱状部171、以及作为上部导电层的一例的宽幅部172。柱状部171设置在电流检测电极150上。柱状部171与电流检测电极150的上表面152连接，并形成为在上表面152的法线方向(z轴方向)上延伸的柱状。柱状部171经由设于上部绝缘层63的贯通孔164而与电流检测电极150连接。
[0224]
柱状部171的高度(z轴方向的长度)比上部绝缘层63的厚度(z轴方向的长度)大。具体而言，柱状部171的高度与上部绝缘层63中的位于电流检测电极150上的部分的厚度相等。柱状部171的侧面174也可以与电流检测电极150的侧面153为同一面。柱状部171的侧面174也可以相对于电流检测电极150的侧面153位于电流检测电极150的内侧。
[0225]
宽幅部172设于柱状部171的上端。宽幅部172是扩张了柱状部171的上端的大小的部分。也就是，宽幅部172在俯视时以比柱状部171大的面积形成。宽幅部172形成为在俯视时柱状部171位于宽幅部172的内侧。在俯视时，宽幅部172的大小以及形状与电流检测焊盘170的大小以及形状一致。在俯视时，宽幅部172的上表面173中的与柱状部171重叠的部分朝向电流检测电极150凹陷。
[0226]
宽幅部172的上表面173用于半导体装置101及其它电路的电连接。例如，宽幅部172的上表面173与基于检测出的电流来控制半导体装置101的控制电路连接。也可以通过引线接合在宽幅部172的上表面173连接金属线。金属线也可以包含铝、铜以及金的至少一种。在该方式中，铝丝与电流检测焊盘170(宽幅部172的上表面173)楔形接合。也可以代替引线接合而通过焊锡在宽幅部172的上表面173连接金属板。
[0227]
电流检测焊盘170在俯视时具有半导体层10(第一主面11)的面积的20％以下的面积。电流检测焊盘170优选在俯视时具有半导体层10(第一主面11)的面积的10％以下的面积。宽幅部172(也就是电流检测焊盘170)在俯视时具有比电流检测电极150的面积大的面积。宽幅部172的面积也可以为电流检测电极150的面积的200倍以上且40000倍以下。宽幅部172的面积也可以为电流检测电极150的面积的400倍以上。作为一例，宽幅部172的面积也可以为电流检测电极150的面积的2500倍左右。
[0228]
为了适当地进行引线接合，需要宽幅部172(电流检测焊盘170)具有一定以上的大小。宽幅部172优选在俯视时具有800μm
×
800μm以上且1mm
×
1mm以下的面积。该情况下，宽幅部172也可以在俯视时形成为正方形状。该情况下，金属线的连接的方向能够设定为任意的方向。
[0229]
当然，宽幅部172也可以在俯视时形成为比1mm
×
1mm大的正方形状。另外，宽幅部172也可以在俯视时形成为400μm
×
800μm以上的长方形状。在该方式中，宽幅部172的大小与栅极焊盘70的宽幅部72的大小相同。当然，宽幅部172的大小既可以小于宽幅部72的大小、也可以超过宽幅部72的大小。
[0230]
柱状部171以及宽幅部172也可以由相同的导电性材料形成。柱状部171以及宽幅部172也可以由铝系的金属材料形成。当然，柱状部171以及宽幅部172也可以由钛、镍、铜、银、金、钨等形成。柱状部171以及宽幅部172也可以由相互不同的导电性材料形成。电流检测焊盘170也可以由与栅极焊盘70以及源极焊盘75相同的材料形成。由此，能够以相同的工序形成电流检测焊盘170、栅极焊盘70以及源极焊盘75。
[0231]
电流检测焊盘170的高度(z轴方向的长度)是柱状部171的高度(z轴方向的长度)以及宽幅部172的厚度(z轴方向的长度)之和。电流检测焊盘170的高度例如也可以为数十μm以上且数百μm以下(也就是20μm以上且小于1000μm)。在图15中，示出了柱状部171的高度与宽幅部172的厚度同等的例子，但柱状部171的高度既可以比宽幅部172的厚度大、也可以比宽幅部172的厚度小。
[0232]
参照图15，半导体装置101包含有源区域103以及非有源区域104。有源区域103是供纵型晶体管2的漏极电流流动的主要的区域。具体而言，有源区域103是在俯视时与主面源极电极55重叠的区域，不包含与主面栅极电极50(在图15中未图示)以及电流检测电极150重叠的区域。也就是，有源区域103包含形成有主fet构造的主单元区域，不包含主单元区域外的区域。
[0233]
非有源区域104是有源区域103以外的区域，是纵型晶体管2的漏极电流不流动的区域。具体而言，非有源区域104是在俯视时与主面栅极电极50以及电流检测电极150重叠的区域，不包含与主面源极电极55重叠的区域。也就是，非有源区域104包含形成有感测fet构造的电流检测用单元区域，不包含主单元区域。参照图15，非有源区域104包含电流检测区域102。电流检测区域102包含在俯视时与电流检测电极150重叠的区域(也就是电流检测用单元区域)。
[0234]
在半导体装置101中，形成有电流检测电极150，另一方面，设有与有源区域103立体交叉的电流检测焊盘170(宽幅部172)。根据该构造，引线接合对象从电流检测电极150变更为电流检测焊盘170。由此，能够缩小电流检测电极150，扩张有源区域103。也就是，在半导体装置101中，通过电流检测焊盘170缓和电流检测电极150引起的设计规则，提高设计的自由度。
[0235]
具体而言，电流检测焊盘170在x轴方向以及y轴方向分别具有比电流检测电极150的宽度大的宽度，在俯视时与主面源极电极55的一部分重叠。由此，能够避免电流检测电极150引起的设计规则并且将电流检测焊盘170形成为一定以上的大小。另外，能够缩小主面栅极电极50的面积，扩大有源区域103的面积。因此，通过有效地利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置101。
[0236]
电流检测焊盘170也可以应用与栅极焊盘70所采用的上述的变形例相同的方式。例如，图8以及图9所示的结构(贯通孔的配置、个数、与接合引线的位置关系等)也可以应用于电流检测焊盘170。
[0237]
在该方式中，对电流检测焊盘170在俯视时与电流检测电极150重叠的结构进行了说明。但是，电流检测焊盘170也可以在俯视时不与电流检测电极150重叠。该情况下，也可以以经由贯通孔而与电流检测电极150导通的方式，设置从电流检测焊盘延伸至电流检测电极的上方的位置的连接配线部(未图示)。该情况下，主面源极电极55也可以配置在电流检测焊盘以及连接配线部的下方的区域。
[0238]
综上所述，半导体装置101包含纵型晶体管2。半导体装置101包含有源区域103、非有源区域104、主面栅极电极50(第一电极)、主面源极电极55(第二电极)、电流检测电极150(第三电极)、栅极焊盘70(第一电极焊盘)、源极焊盘75(第二电极焊盘)以及电流检测焊盘170(第三电极焊盘)。
[0239]
有源区域103设于半导体层10。有源区域103包含使漏极电流导通的主单元区域。非有源区域104在半导体层10中设置在与有源区域103不同的区域。非有源区域104包含使检测漏极电流的感测电流导通的电流检测用单元区域(感测单元区域)。主面栅极电极50以在俯视时与主单元区域外的区域重叠的方式配置。主面源极电极55以在俯视时从主面栅极电极50空出间隔地与主单元区域重叠的方式配置。
[0240]
栅极焊盘70以在俯视时至少一部分与主面栅极电极50重叠的方式相对于主面栅极电极50设置在与半导体层10相反的一侧，且与主面栅极电极50电连接。栅极焊盘70还在俯视时与主面源极电极55的一部分重叠。源极焊盘75从栅极焊盘70空出间隔地配置。源极焊盘75以在俯视时至少一部分与主面源极电极55重叠的方式相对于主面源极电极55设置在与半导体层10相反的一侧，且与主面源极电极55电连接。
[0241]
电流检测焊盘170在俯视时从栅极焊盘70以及源极焊盘75空出间隔地配置。电流检测焊盘170以在俯视时至少一部分与电流检测电极150重叠的方式相对于电流检测电极150设置在与半导体层10相反的一侧，且与电流检测电极150电连接。在该方式中，电流检测焊盘170在俯视时进一步与主面源极电极55的一部分重叠。
[0242]
假设在代替上述实施方式的电流检测焊盘170而利用电流检测电极150作为引线接合用的电极焊盘的情况下，需要具有与电流检测焊盘170同等的大小的电流检测电极150。由于半导体层10中的被电流检测电极150覆盖的区域成为非有源区域104，因此能够作为有源区域103来利用的面积缩小。因此，阻碍半导体层10的有效利用，成为小型化以及低成本化的弊端。
[0243]
针对于此，根据半导体装置101，形成有在俯视时与电流检测电极150以及主面源极电极55重叠的电流检测焊盘170。根据该构造，通过电流检测焊盘170缓和电流检测电极150的设计规则，能够缩小电流检测电极150的面积。由此，能够扩张有源区域103。另外，根据该构造，能够避免电流检测电极150引起的设计规则的限制并且将实施引线接合的电流检测焊盘170形成为一定以上的大小。
[0244]
也就是，在半导体装置101中，缓和电流检测电极150等引起的设计规则，提高设计的自由度。根据该结构，不需要为了扩张有源区域103而使芯片尺寸增加。也就是，避免芯片尺寸的增加的同时能够扩张有源区域103。因而，能够有效利用半导体层10，能够提供能够实现小型化以及低成本化的半导体装置101。
[0245]
半导体装置101经由与半导体装置1的制造方法相同的制造方法来制造。具体而言，半导体装置101通过在半导体装置1的制造方法中与半导体装置101对应地变更以下各工序来制造：主面栅极电极50、主面源极电极55以及电流检测电极150的图案形成工序；绝缘层60的图案形成工序；以及栅极焊盘70、源极焊盘75以及电流检测焊盘170的图案形成工序。
[0246]
图19是实施方式2的变形例的半导体装置101a的俯视图(保护绝缘层66省略图示)。图20是实施方式2的变形例的半导体装置101a的电极上表面的俯视图。图19以及图20
分别与图17以及图18对应。在上述的实施方式2中，对栅极焊盘70具有宽幅部72、电流检测焊盘170具有宽幅部172的例子进行了说明。但是，也可以如图19以及图20所示，采用栅极焊盘70不具有宽幅部72、电流检测焊盘170具有宽幅部172的方式。
[0247]
具体而言，在半导体装置101a中，栅极焊盘70a具有在俯视时与主面栅极电极50a相同的大小以及相同的形状。也就是，半导体装置101a的主面栅极电极50a具有在俯视时比半导体装置101的主面栅极电极50的受电部50a大的尺寸。电流检测电极150以及电流检测焊盘170的结构与半导体装置101的情况相同。也就是，半导体装置101a包含作为第一电极的一例的电流检测电极150，并包含作为第一电极焊盘的一例的电流检测焊盘170。
[0248]
综上所述，在半导体装置101a中，应用了仅对电流检测电极150增大俯视时的面积的结构(具体而言为电流检测焊盘170)。也就是，半导体装置101a的电流检测电极150在俯视时与主面源极电极55的一部分重叠，且与多个源极电极30的一个电连接。该情况下，电流检测电极可视为第一电极的一例，电流检测焊盘170可视为第一电极焊盘的一例。
[0249]
这样，根据半导体装置101a，形成有在俯视时与电流检测电极150以及主面源极电极55重叠的电流检测焊盘170。根据该构造，通过电流检测焊盘170缓和电流检测电极150的设计规则，能够缩小电流检测电极150的面积。由此，能够扩张有源区域103。另外，根据该构造，能够避免电流检测电极150引起的设计规则的限制并且将实施引线接合的电流检测焊盘170形成为一定以上的大小。
[0250]
也就是，在半导体装置101a中，缓和电流检测电极150等引起的设计规则，提高设计的自由度。根据该结构，不需要为了扩张有源区域103而使芯片尺寸增加。也就是，避免芯片尺寸的增加的同时能够扩张有源区域103。因而，能够有效利用半导体层10，能够提供能够实现小型化以及低成本化的半导体装置101a。
[0251]
图21是实施方式3的半导体装置201的剖视图。图21表示沿图22的xxi-xxi线的剖面。图22是实施方式3的半导体装置201的俯视图。在图22中，栅极焊盘的外缘70b、源极焊盘75的外缘75a、源极焊盘75的内缘75b、阳极电极焊盘270的外缘270a以及阴极电极焊盘275的外缘275a由虚线图示出。图23是从图22的俯视图除去保护绝缘层66的俯视图。在图23中，主面源极电极55由虚线图示出。
[0252]
图24是从图21的xxiv-xxiv线的位置观察到的与基板表面平行的平面中的半导体装置201的俯视图。具体而言，图24是透视图23所示的栅极焊盘70、源极焊盘75、阳极电极焊盘270以及阴极电极焊盘275，并从z轴的正侧观察半导体装置201的俯视图。
[0253]
参照图21～图24，半导体装置201(实施方式3)包含二极管290(第一导电层)，主要在这一点与半导体装置1(实施方式1)不同。以下，主要对与实施方式1的不同点进行说明，省略或者简化共同点的说明。具体而言，半导体装置201包括：包覆半导体层10的第一主面11的一部分的绝缘层260；以及设置在绝缘层260上的二极管290。
[0254]
在该方式中，二极管290是包含多晶硅、形成于上述多晶硅的p型半导体层291、以及形成于上述多晶硅的n型半导体层292的pn二极管。例如，p型半导体层291是添加了p型杂质的多晶硅，n型半导体层292是添加了n型杂质的多晶硅。n型半导体层292与p型半导体层291连接，与p型半导体层291构成pn接合(pn二极管)。
[0255]
二极管290作为温度感测器(感温二极管)来利用，该温度感测器根据p型半导体层291以及n型半导体层292间的电压的大小来检测半导体装置201(半导体层10)的温度。也就
是，二极管290也可以具有相对于温度变化而线形地变化的正向电压特性。由二极管290的电压特性间接地检测半导体层10的温度。
[0256]
半导体装置201包含栅极焊盘70、源极焊盘75、阳极电极焊盘270(第一极性端子电极)以及阴极电极焊盘275(第二极性端子电极)。阳极电极焊盘270以及阴极电极焊盘275分别作为二极管电极焊盘(极性端子电极)的一例而形成。与实施方式1的情况比较，栅极焊盘70以及源极焊盘75的配置或者形状分别不同，但实质上相同。省略栅极焊盘70以及源极焊盘75的说明。
[0257]
在俯视时，阳极电极焊盘270从栅极焊盘70以及源极焊盘75空出间隔地配置在与p型半导体层291重叠的区域，且与p型半导体层291电连接。在该方式中，阳极电极焊盘270具有与栅极焊盘70相同的结构。
[0258]
参照图21，具体而言，阳极电极焊盘270包含作为下部导电层的一例的柱状部271、以及作为上部导电层的一例的宽幅部272。柱状部271设置在p型半导体层291上。柱状部271与p型半导体层291的上表面连接，形成为在p型半导体层291的上表面的法线方向(z轴方向)上延伸的柱状。
[0259]
宽幅部272设于柱状部271的上端。宽幅部272是扩张了柱状部271的上端的大小的部分。也就是，宽幅部272以在俯视时比柱状部271大的面积形成。宽幅部272以在俯视时柱状部271位于宽幅部272的内侧的方式形成。在俯视时，宽幅部272的大小以及形状与阳极电极焊盘270的大小以及形状一致。
[0260]
宽幅部272的上表面273用于半导体装置201及其它电路的电连接。也可以通过引线接合在宽幅部272的上表面273连接金属线。金属线也可以包含铝、铜以及金的至少一种。在该方式中，铝丝与阳极电极焊盘270(宽幅部272的上表面273)楔形接合。
[0261]
为了适当地进行引线接合，需要宽幅部272(阳极电极焊盘270)具有一定以上的大小。宽幅部272的平面形状以及大小也可以与栅极焊盘70的宽幅部72的平面形状以及大小相同。当然，宽幅部272的平面形状以及大小的任一方或者双方也可以与宽幅部72不同。
[0262]
柱状部271以及宽幅部272也可以由相同的导电性材料形成。柱状部271以及宽幅部272也可以由铝系的金属材料形成。当然，柱状部271以及宽幅部272也可以由钛、镍、铜、银、金、钨等形成。柱状部271以及宽幅部272也可以由相互不同的导电性材料形成。
[0263]
阳极电极焊盘270的高度(z轴方向的长度)是柱状部271的高度(z轴方向的长度)以及宽幅部272的厚度(z轴方向的长度)之和。阳极电极焊盘270的高度例如也可以为数十μm以上且数百μm以下(也就是20μm以上且小于1000μm)。柱状部271的高度既可以超过宽幅部272的厚度、也可以小于宽幅部272的厚度。当然，柱状部271的高度也可以与宽幅部272的厚度同等。
[0264]
阴极电极焊盘275配置在从栅极焊盘70、源极焊盘75以及阳极电极焊盘270空出间隔地与n型半导体层292重叠的区域，且与n型半导体层292电连接。在该方式中，阴极电极焊盘275具有与栅极焊盘70以及阳极电极焊盘270相同的结构。
[0265]
参照图21，具体而言，阴极电极焊盘275包含作为下部导电层的一例的柱状部276、以及作为上部导电层的一例的宽幅部277。柱状部276设置在n型半导体层292上。柱状部276与n型半导体层292的上表面连接，形成为在n型半导体层292的法线方向(z轴方向)上延伸的柱状。
[0266]
宽幅部277设于柱状部276的上端。宽幅部277是扩张了柱状部276的上端的大小的部分。也就是，宽幅部277以在俯视时比柱状部276大的面积形成。宽幅部277以在俯视时柱状部276位于宽幅部277的内侧的方式形成。
[0267]
在俯视时，宽幅部277的大小以及形状与阴极电极焊盘275的大小以及形状一致。宽幅部277的上表面278用于半导体装置201及其它电路的电连接。在该方式中，宽幅部277的上表面278与电压计等连接。也可以通过引线接合在宽幅部277的上表面278连接金属线。
[0268]
阳极电极焊盘270以及阴极电极焊盘275也可以在俯视时分别具有半导体层10(第一主面11)的面积的20％以下的面积。阳极电极焊盘270以及阴极电极焊盘275优选在俯视时分别具有半导体层10(第一主面11)的面积的10％以下的面积。
[0269]
阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方也可以在俯视时配置在半导体层10(第一主面11)的外周部(周缘部)。阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方也可以配置于在俯视时包含半导体层10(第一主面11)的中心位置的区域。
[0270]
阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方也可以配置于由源极焊盘75包围的区域。也就是，源极焊盘75也可以以包围阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方的方式形成。
[0271]
阳极电极焊盘270以及阴极电极焊盘275例如由与栅极焊盘70以及源极焊盘75相同的材料形成。由此，阳极电极焊盘270、阴极电极焊盘275、栅极焊盘70以及源极焊盘75能够以相同的工序形成。阴极电极焊盘275的柱状部276以及宽幅部277的形状、材料等也可以与阳极电极焊盘270的柱状部276以及宽幅部277的形状、材料等相同。省略关于阴极电极焊盘275的柱状部276以及宽幅部277的形状、材料等的说明。
[0272]
参照图21，半导体装置201包含有源区域203以及非有源区域204。有源区域203是供纵型晶体管2的漏极电流流动的主要的区域。有源区域203是在俯视时与主面源极电极55重叠的区域。
[0273]
非有源区域204是在俯视时有源区域203以外的区域，是不作为纵型晶体管2动作的区域(漏极电流不流动的区域)。上述的二极管290配置在非有源区域204。也就是，在该方式中，阳极电极焊盘270以及阴极电极焊盘275以在俯视时与有源区域203的一部分重叠的方式配置在与非有源区域204重叠的区域。
[0274]
在半导体装置201中，阳极电极焊盘270的一部分(宽幅部272)在俯视时与主面源极电极55重叠。由此，能够避免二极管290引起的设计规则并且将阳极电极焊盘270形成为一定以上的大小。另外，能够缩小二极管290的面积，扩张有源区域203的面积。因此，通过有效地利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置201。
[0275]
另外，在半导体装置201中，阴极电极焊盘275的一部分(宽幅部277)在俯视时与主面源极电极55重叠。由此，能够避免二极管290引起的设计规则并且将阴极电极焊盘275形成为一定以上的大小。另外，能够缩小二极管290的面积，扩张有源区域203的面积。因此，通过有效地利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置201。
[0276]
以上、半导体装置201包含绝缘层260、二极管290、阳极电极焊盘270(第一极性端子电极)以及阴极电极焊盘275(第二极性端子电极)。绝缘层260包覆第一主面11的一部分。二极管290配置在绝缘层260之上。二极管290包含p型半导体层291(第一极性层)、以及与该
p型半导体层形成pn接合部的n型半导体层292(第二极性层)。
[0277]
阳极电极焊盘270具有在俯视时与p型半导体层291重叠的部分，且与p型半导体层291电连接。阴极电极焊盘275具有在俯视时与n型半导体层292重叠的部分，且与n型半导体层292电连接。在这种构造中，阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方在俯视时与主面源极电极55的一部分重叠。
[0278]
根据该构造，能够避免二极管290引起的设计规则并且将阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方形成为一定以上的大小。另外，根据该构造，能够缩小二极管290的面积，扩张有源区域203的面积。因此，通过有效地利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置201。
[0279]
半导体装置201经由与半导体装置1的制造方法相同的制造方法来制造。具体而言，半导体装置201通过与半导体装置201对应地变更以下各工序来制造：主面栅极电极50以及主面源极电极55的图案形成工序；绝缘层60的图案形成工序；以及栅极焊盘70、源极焊盘75、阳极电极焊盘270以及阴极电极焊盘275的图案形成工序。
[0280]
图25是实施方式3的变形例的半导体装置201a的俯视图(保护绝缘层66省略图示)。图26是实施方式3的变形例的半导体装置201a的电极上表面的俯视图。图25以及图26分别与实施方式3的图23以及图24对应。在图25中，主面源极电极55由虚线图示出。
[0281]
在半导体装置201中，对栅极焊盘70具有宽幅部72、阳极电极焊盘270具有宽幅部272、阴极电极焊盘275具有宽幅部277的例子进行了说明。但是，也可以如图25以及图26所示，采用栅极焊盘70不具有宽幅部72、阳极电极焊盘270具有宽幅部272、阴极电极焊盘275具有宽幅部277的方式。
[0282]
半导体装置201a的栅极焊盘70a具有在俯视时与主面栅极电极50a相同的大小以及相同的形状。也就是，半导体装置201a的主面栅极电极50a具有在俯视时比半导体装置201的主面栅极电极50的受电部50a大的尺寸。
[0283]
以上，根据半导体装置201a，也能够缩小二极管290的面积，扩张有源区域203的面积。因此，通过有效地利用半导体层10的有限的区域，来实现小型化以及低成本化容易的半导体装置201a。
[0284]
图27以及图28是表示实施方式3的别的变形例的半导体装置201b的图。图27是半导体装置200b的俯视图(保护绝缘层66省略图示)。图28是半导体装置201b中的电极上表面的俯视图。在图27中，主面源极电极55由虚线图示出。在图28中，示出了主面源极电极55上的二极管290的配置。
[0285]
参照图27以及图28，与半导体装置201相同，半导体装置201b包含二极管290、阳极电极焊盘270以及阴极电极焊盘275。在该方式中，二极管290在俯视时配置在芯片的中央部附近(第一主面11的中央部附近)。
[0286]
在该方式中，阳极电极焊盘270以及阴极电极焊盘275在俯视时配置在芯片的周缘(第一主面11的周缘部)。阳极电极焊盘270以及阴极电极焊盘275的任一方或者双方(在该方式中为双方)以在俯视时不与二极管290重叠的方式从二极管290空出间隔地配置。在该方式中，阳极电极焊盘270的整体在俯视时与主面源极电极55重叠。另外，阴极电极焊盘275的整体在俯视时与主面源极电极55重叠。
[0287]
半导体装置201b包含第一连接部250a、第一指部250、第二连接部255a以及第二指
部255。第一连接部250a位于二极管290的p型半导体层291的正上方。第一指部250介于阳极电极焊盘270以及第一连接部250a之间，将阳极电极焊盘270以及第一连接部250a连接。
[0288]
第一指部250在俯视时在阳极电极焊盘270以及第一连接部250a之间的区域以线状(带状)延伸。在该方式中，第一指部250在俯视时在x轴方向上延伸。第一指部250的至少一部分在俯视时与主面源极电极55重叠。
[0289]
第二连接部255a位于二极管290的n型半导体层292的正上方。第二指部255介于阴极电极焊盘275以及第二连接部255a之间，将阴极电极焊盘275以及第二连接部255a连接。第二指部255在俯视时在阴极电极焊盘275以及第二连接部255a之间的区域以线状(带状)延伸。
[0290]
在该方式中，第二指部255在俯视时在y轴方向上从第一指部250空出间隔地设置，并在x轴方向上延伸。也就是，第二指部255在俯视时与第一指部250平行地延伸。第二指部255的至少一部分在俯视时与主面源极电极55重叠。
[0291]
芯片(半导体层10)的中央部与芯片(半导体层10)的周缘部相比，温度容易变高。因此，在设置作为温度感测器发挥功能的二极管290的情况下，二极管290优选在俯视时配置在芯片(半导体层10)的中央部。另一方面，从引线接合等的安装性的观点出发，电极焊盘优选配置在障害物少的芯片的端部(周缘部)。
[0292]
在现有的情况下，配置在芯片(半导体层10)的端部(周缘部)的温度感测器用的多个电极焊盘的正下方的区域、以及从这些电极焊盘至芯片(半导体层10)的中央部的配线的正下方的区域作为非有源区域而形成。这方面，根据半导体装置201b的构造，除了阳极电极焊盘270以及阴极电极焊盘275的正下方的区域以外，也能够利用第一指部250以及第二指部255的正下方的区域作为有源区域203。
[0293]
图29以及图30是表示实施方式4的半导体封装件300的图。图30是表示图29所示的半导体封装件300的、从与图29相反的一侧观察到的情况的内部构造的图。
[0294]
半导体封装件300是所谓的to(transistor outline)型的半导体封装件。半导体封装件300包含封装件主体301、端子302d、端子302g、端子302s、接合引线303g、接合引线303s以及半导体装置1。以下，端子302d、端子302g以及端子302s有时简单地总称为“端子302d～302s”。
[0295]
封装件主体301形成为长方体状。封装件主体301例如由包含碳以及玻璃纤维等的环氧树脂形成。端子302d～302s分别从封装件主体301的底部突出，并排配置成一列。端子302d～302s也可以由铝形成。端子302d～302s也可以由铜等其它的金属材料形成。
[0296]
半导体装置1内置于封装件主体301。也就是，封装件主体301作为对半导体装置1进行封固的封固体而构成。半导体装置1的栅极焊盘70在封装件主体301的内部经由接合引线303g等而与端子302g电连接。
[0297]
半导体装置1的源极焊盘75经由接合引线303s等而与端子302s电连接。半导体装置1的漏极电极40经由焊锡、烧结层等而与端子302d接合。烧结层也可以包含银、铜等。在该方式中，漏极电极40与端子302d中的位于封装件主体301内的宽幅部接合。
[0298]
半导体封装件300也可以包含半导体装置101、101a、201、201a或201b来代替半导体装置1。该情况下，半导体封装件300也可以还包含端子302d～302s以外的至少一个端子。例如，在搭载有半导体装置101的情况下，半导体封装件300也可以还包含与电流检测焊盘
170连接的端子。另外，在搭载有半导体装置201的情况下，半导体封装件300可以还包含供阳极电极焊盘270连接的端子、以及供阴极电极焊盘275连接的端子。
[0299]
综上所述，半导体封装件300包含半导体装置1、101、101a、201、201a或201b。如上所述，根据半导体装置1等，能够通过有效利用半导体层10来实现小型化。因此，根据半导体封装件300，能够与半导体装置1等的小型化相应地容易小型化。
[0300]
另外，根据半导体装置1等，能够扩张有源区域3、103以及203。因此，根据半导体封装件300，与相同尺寸的一般的半导体封装件相比，能够使容许电流量增加。在半导体封装件300中，示出了半导体装置1等经由接合引线而与端子电连接的例子。但是，在半导体封装件300中，半导体装置1等也可以通过接合材料而与端子电连接。
[0301]
图31是表示实施方式4的半导体封装件400的图。参照图31，半导体封装件400是所谓的dip(dual in-line package，双列直插式封装)型的半导体封装件。半导体封装件400包含封装件主体401、多个端子402以及半导体装置1。
[0302]
封装件主体401形成为长方体状。封装件主体401例如由包含碳、玻璃纤维等的环氧树脂形成。多个端子402沿封装件主体401的长边并排排列。多个端子402从封装件主体401的长边向外方突出。多个端子402例如也可以由铝形成。多个端子402也可以由铜等其它金属材料形成。
[0303]
半导体装置1内置于封装件主体401。也就是，封装件主体401作为对半导体装置1进行封固的封固体而构成。半导体装置1的栅极焊盘70、源极焊盘75以及漏极电极40在封装件主体401的内部经由接合引线等而分别与对应的端子402电连接。半导体封装件400也可以包含多个半导体装置1。也就是，多个半导体装置1也可以内置于封装件主体401。
[0304]
当然，半导体封装件400也可以代替半导体装置1或者除了半导体装置1还包含半导体装置101、101a、201、201a以及201b中的至少一个。在搭载有半导体装置101的情况下，电流检测焊盘170在封装件主体401的内部经由接合引线等而与对应的端子402电连接。另外，在搭载有半导体装置201的情况下，阳极电极焊盘270以及阴极电极焊盘275在封装件主体401的内部经由接合引线等而分别与对应的端子402电连接。
[0305]
综上所述，半导体封装件400包含半导体装置1、101、101a、201、201a以及201b的至少一个。如上所述，根据半导体装置1等，能够通过有效利用半导体层10来实现小型化。因此，根据半导体封装件300，能够与半导体装置1等的小型化相应地容易小型化。
[0306]
另外，根据半导体装置1等，能够扩张有源区域3、103以及104。因此，根据半导体封装件300，与相同尺寸的一般的半导体封装件相比，能够使容许电流量增加。在半导体封装件400中，示出了半导体装置1等经由接合引线而与端子电连接的例子。但是，在半导体封装件400中，半导体装置1等也可以通过接合材料而与端子电连接。
[0307]
图32是变形例的半导体装置501的剖视图。参照图32，作为金属层的一例的镀敷层90(金属镀敷层)也可以形成于栅极焊盘70的上表面73以及源极焊盘75的上表面76。在图32中，除了镀敷层90以外，还图示出了接合引线303g、接合材料502以及金属板503作为与外部端子的连接部件(接合机构)的一例。
[0308]
在半导体装置501中，接合引线303g与栅极焊盘70连接，接合材料502与源极焊盘75接合。接合材料502以将金属板503以及源极焊盘75接合的方式介于金属板503以及源极焊盘75之间。作为接合材料502，例示了焊锡、烧结金属部件。烧结金属部件也可以包含银、
铜等。
[0309]
镀敷层90由与形成栅极焊盘70以及源极焊盘75的金属材料不同的金属材料形成。镀敷层90例如是在主要成分中包含镍的金属层。具体而言，镀敷层90是由镍单体构成的金属层。
[0310]
镀敷层90也可以具有包含镍层以及层叠于该镍层上的钯层的两层构造(即、nipd层)。镀敷层90也可以具有包含镍层、层叠于该镍层上的钯层、以及层叠于该钯层之上的金(au)层的三层构造(即、nipdau层)。当然，镀敷层90也可以具有包含其它金属层的层叠构造来代替金(au)层。nipd层以及nipdau层并不限于供接合引线接合的情况，也适合于外部端子通过银烧结而接合的情况、焊锡接合的情况。
[0311]
镀敷层90也可以应用于半导体装置101、101a、201、201a以及201b。也就是，也可以在电流检测焊盘170、阳极电极焊盘270以及阴极电极焊盘275的各上表面设有镀敷层90。
[0312]
综上所述，对实施方式进行了说明，但上述的实施方式还能够以其它方式实施。例如，搭载有半导体装置1、101、101a、201、201a、201b以及501的半导体封装件的方式不限制于半导体封装件300以及半导体封装件400那样的方式。作为半导体封装件，也可以采用sop(small outline package)、qfn(quad flat non lead package)、dfp(dual flat package)、qfp(quad flat package)、sip(single inline package)、或者soj(small outline j-leaded package)。当然，也可以采用与之类似的各种半导体封装件。
[0313]
在上述的实施方式1～4中，对“第一导电型”为“n型”、“第二导电型”为“p型”的例子进行了说明，但也可以是“第一导电型”为“p型”、“第二导电型”为“n型”。该情况的具体的结构通过在上述的说明以及附图中将“n型区域”置换成“p型区域”、将“p型区域”置换成“n型区域”来获得。“第一导电型”以及“第二导电型”不过是用于使说明的顺序明确的表现形式，也可以将“n型”表现为“第二导电型”、将“p型”表现为“第一导电型”。
[0314]
在上述的实施方式1～4中，也可以采用p

型的sic半导体基板来代替n

型的半导体基板13。该情况下，能够提供包含作为纵型晶体管2的igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)的半导体装置。该情况下，在说明书以及附图中，将misfet的“源极”置换成igbt的“发射极”，将misfet的“漏极”置换成igbt的“集电极”。igbt的发射极(发射极电极)是第一主电极的一例，igbt的集电极(集电极电极)是第二主电极的一例。根据上述的各实施方式的半导体装置，包含igbt来代替misfet的情况下也能起到与上述的效果同等的效果。
[0315]
上述的实施方式1～4的结构以及该实施方式1～4的变形例的结构能够适当组合来实施。例如在包含栅极焊盘、电流检测焊盘以及温度感测焊盘的半导体装置中，也可以在栅极焊盘、电流检测焊盘以及温度感测焊盘各自中应用在上述实施方式中所说明的结构。由此，能够提供不减少有源区域的面积地搭载电流检测功能、温度感测功能的高功能的半导体装置。
[0316]
以下示出从该说明书以及附图抽出的特征例。以下括弧内的数字等表示上述的实施方式中的对应构成要素等，但并非意在限定于各项目的范围。以下的项目的“半导体装置”也可以置换成“宽带隙半导体装置”、“sic半导体装置”、“宽带隙半导体开关装置”或者“sic半导体开关装置”。
[0317]
现有的半导体装置包含进行引线接合的栅极焊盘以及源极焊盘。在源极焊盘的下
方配置有包含fet构造的有源区域。在栅极焊盘的下方配置有不包含fet构造的非有源区域。为了确保与金属丝的接合面积，栅极焊盘需要形成为一定以上的大小。因此，在不变更栅极焊盘的大小地扩张有源区域的情况下，需要增大芯片自身的尺寸。
[0318]
因此，以下的项目的一个目的是提供一种能够缓和电极引起的设计规则的半导体装置。另外，以下的项目的一个目的是提供一种不增加芯片尺寸就能够扩张有源区域的半导体装置。
[0319]
[a1]一种半导体装置1、101、101a、201、201a、201b、501：以下简单地记载为“半导体装置1等”，包括：
[0320]
半导体层10，其包括sic，且具有一方侧的第一主面11以及另一方侧的第二主面12；
[0321]
纵型晶体管2，其形成于上述半导体层10；
[0322]
第一电极50/150，其配置在上述第一主面11之上；
[0323]
第二电极55，其从上述第一电极50/150空出间隔地配置在上述第一主面11之上；
[0324]
第一电极焊盘70/170，其以在俯视时至少一部分与上述第一电极50/150重叠的方式，相对于上述第一电极50/150配置在与上述半导体层10相反的一侧，且与上述第一电极50/150电连接；以及
[0325]
配置在上述第二主面12之上的电极40，
[0326]
上述第一电极焊盘70/170在俯视时与上述第二电极55的一部分重叠。
[0327]
[a2]根据a1所记载的半导体装置1等，
[0328]
还包含第一绝缘层63，该第一绝缘层63在与上述第一主面11垂直的方向z上介于上述第一电极焊盘70/170以及上述第二电极55之间。
[0329]
[a3]根据a2所记载的半导体装置1等，
[0330]
上述第一绝缘层63的侧面形成为在上述垂直的方向z上延伸的平面。
[0331]
[a4]根据a2或a3所记载的半导体装置1等，
[0332]
还包含与上述第二电极55电连接的第二电极焊盘75，上述第二电极焊盘75中的上述第一电极焊盘70/170侧的端部位于上述第一绝缘层63上。
[0333]
[a5]根据a4所记载的半导体装置1等，
[0334]
还包含第二绝缘层66，该第二绝缘层66包覆上述第一电极焊盘70/170以及上述第二电极焊盘75之间的边界部80。
[0335]
[a6]根据a1～a5任一项中所记载的半导体装置1等，
[0336]
上述纵型晶体管2包括形成于上述第一主面11的表面部的源极区域17、包覆上述源极区域17的栅极绝缘膜23、隔着上述栅极绝缘膜23而与上述源极区域17对置的栅极电极20、以及形成于上述半导体层10内的漏极区域10、13、14，上述第一电极50/150与上述栅极电极20电连接，上述第二电极55与上述源极区域17电连接，上述电极40与上述漏极区域10、13、14电连接。
[0337]
[a7]根据a6所记载的半导体装置1等，
[0338]
上述纵型晶体管2包括在俯视时生成漏极电流的主单元区域103、以及生成检测上述漏极电流的感测电流的电流检测用单元区域104，上述第二电极55配置于在俯视时与上述主单元区域103重叠的区域。
[0339]
[a8]根据a7所记载的半导体装置1等，还包括：
[0340]
第三电极150，其在俯视时从上述第一电极50以及上述第二电极55空出间隔地配置在与上述电流检测用单元区域104重叠的区域；以及
[0341]
第三电极焊盘170，其以在俯视时至少一部分与上述第三电极150重叠的方式，相对于上述第三电极150配置在与上述半导体层10相反的一侧，且与上述第三电极150电连接。
[0342]
[a9]根据a8所记载的半导体装置1等，
[0343]
上述第三电极焊盘170在俯视时与上述第二电极55的一部分重叠。
[0344]
[a10]根据a1～a9任一项中所记载的半导体装置1等，还包括：
[0345]
绝缘层260，其包覆上述第一主面11的一部分；
[0346]
二极管290，其配置在上述绝缘层260之上，且具有第一极性部291以及与该第一极性部291形成pn接合部的第二极性部292；
[0347]
第一极性电极焊盘270，其在上述二极管290之上与上述第一极性部291电连接；以及
[0348]
第二极性电极焊盘275，其在上述二极管290之上与上述第二极性部292电连接。
[0349]
[a11]根据a10所记载的半导体装置1等，
[0350]
上述第一极性电极焊盘270以及上述第二极性电极焊盘275的至少一方在俯视时与上述第二电极55的一部分重叠。
[0351]
[a12]一种半导体装置1等的制造方法，包括：
[0352]
准备半导体层10的工序，该半导体层10包含sic，具有一方侧的第一主面11以及另一方侧的第二主面12，且包含纵型晶体管2；
[0353]
在上述第一主面11之上空出间隔地形成第一电极50/150以及第二电极55的工序；以及
[0354]
以在俯视时至少一部分与上述第一电极50/150重叠且与上述第一电极50/150电连接的方式，相对于上述第一电极50/150在与上述半导体层10相反的一侧的位置形成第一电极焊盘70/170的工序，
[0355]
在上述第一电极焊盘70/170的形成工序中，形成与上述第二电极55的一部分重叠的上述第一电极焊盘70/170。
[0356]
[b1]一种半导体装置1等，包括：
[0357]
半导体层10，其具有主面11；
[0358]
开关元件2，其形成于上述半导体层10；
[0359]
第一电极50/150，其配置在上述主面11之上，且与上述开关元件2电连接；
[0360]
第二电极55，其从上述第一电极50/150空出间隔地配置在上述主面11之上，且与上述开关元件2电连接；
[0361]
第一端子电极70/170，其具有在俯视时与上述第一电极50/150重叠的部分、以及与上述第二电极55重叠的部分，且与上述第一电极50/150电连接；以及
[0362]
第二端子电极75，其具有在俯视时与上述第二电极55重叠的部分，且与上述第二电极55电连接。
[0363]
[b2]根据b1所记载的半导体装置1等，
[0364]
上述半导体层10包含sic。
[0365]
[b3]根据b1或b2所记载的半导体装置1等，
[0366]
上述第一端子电极70/170以第一面积与上述第一电极50/150连接，且具有超过上述第一面积的电极面73。
[0367]
[b4]根据b1～b3任一项中所记载的半导体装置1等，
[0368]
上述第二端子电极75在俯视时具有上述第一端子电极70/170以上的面积。
[0369]
[b5]根据b1～b4任一项中所记载的半导体装置1等，
[0370]
上述第一端子电极70/170在俯视时与上述第一电极50/150的至少一部分交叉。
[0371]
[b6]根据b1～b5任一项中所记载的半导体装置1等，
[0372]
上述第二端子电极75具有在俯视时与上述第一电极50/150重叠的部分。
[0373]
[b7]根据b1～b6任一项中所记载的半导体装置1等，
[0374]
上述第一电极50/150是传递上述开关元件2的控制信号的控制电极，上述第二电极55是非控制电极。
[0375]
[b8]根据b1～b7任一项中所记载的半导体装置1等，
[0376]
上述开关元件2包含栅极20以及源极17，上述第一电极50/150与上述栅极20电连接，上述第二电极55与上述源极17电连接。
[0377]
[b9]根据b1～b8任一项中所记载的半导体装置1等，
[0378]
还包含包覆上述第二电极55的第一绝缘体63，上述第一端子电极70/170具有隔着上述第一绝缘体63而与上述第二电极55对置的部分，上述第二端子电极75具有隔着上述第一绝缘体63而与上述第二电极55对置的部分。
[0379]
[b10]根据b9所记载的半导体装置1等，
[0380]
上述第一端子电极70/170具有以隔着上述第一绝缘体63而与上述第二电极55对置的方式配置在上述第二电极55的上方的侧面，上述第二端子电极75具有以隔着上述第一绝缘体63而与上述第二电极55对置的方式配置在上述第二电极55的上方、而且在与上述第一端子电极70/170的侧面之间形成使上述第一绝缘体63露出的间隙80的侧面。
[0381]
[b11]根据b10所记载的半导体装置1等，
[0382]
还包含第二绝缘体66，该第二绝缘体66在上述间隙80内包覆上述第一绝缘体63，且隔着上述第一绝缘体63而与上述第二电极55对置。
[0383]
[b12]根据b9～b11任一项中所记载的半导体装置1等，
[0384]
上述第一绝缘体63包覆上述第一电极50/150，上述第一端子电极70/170具有隔着上述第一绝缘体63而与上述第一电极50/150对置的部分，上述第二端子电极75具有隔着上述第一绝缘体63而与上述第一电极50/150对置的部分。
[0385]
[b13]根据b1～b12任一项中所记载的半导体装置1等，还包括：
[0386]
有源区域3、103、203，其设置在上述半导体层10；以及
[0387]
非有源区域4、104、204，其在上述半导体层10设置在上述有源区域3、103、203外的区域，
[0388]
上述开关元件2形成于上述有源区域3、103、203，上述第一电极50/150配置于在俯视时与上述非有源区域4、104、204重叠的区域，上述第二电极55配置于在俯视时与上述有源区域3、103、203重叠的区域，上述第一端子电极70/170配置于在俯视时与上述有源区域
3、103、203以及上述非有源区域4、104、204重叠的区域，上述第二端子电极75配置于在俯视时与上述有源区域3、103、203重叠的区域。
[0389]
[b14]根据b13所记载的半导体装置1等，
[0390]
上述有源区域3、103、203包含设置在上述半导体层10的主单元区域103，上述非有源区域4、104、204包含在上述半导体层10中设置在与上述主单元区域103不同的区域的感测单元区域104，上述开关元件2包含以生成主电流的方式形成于上述主单元区域103的主开关元件2、以及以生成检测上述主电流的监视电流的方式形成于上述感测单元区域104的感测开关元件2。
[0391]
[b15]根据b14所记载的半导体装置1等，
[0392]
上述第一电极50/150与上述主开关元件2电连接，上述第二电极55配置于在俯视时与上述主单元区域103重叠的区域，且与上述主开关元件2电连接，上述第一端子电极70/170配置于在俯视时与上述主单元区域103以及上述非有源区域4、104、204重叠的区域，上述第二端子电极75配置于在俯视时与上述主单元区域103重叠的区域。
[0393]
[b16]根据b14或b15所记载的半导体装置1等，
[0394]
上述第一电极50/150与上述感测开关元件2电连接。
[0395]
[b17]根据b14～b16任一项中所记载的半导体装置1等，还包括：
[0396]
第三电极150，其在俯视时从上述第一电极50以及上述第二电极55空出间隔地配置在与上述感测单元区域104重叠的区域，且与上述感测开关元件2电连接；以及
[0397]
第三端子电极170，其具有在俯视时与上述第三电极150重叠的部分，且与上述第三电极150电连接。
[0398]
[b18]根据b13～b17任一项中所记载的半导体装置1等，还包括：
[0399]
二极管290，其形成于上述非有源区域4、104、204；以及
[0400]
极性端子电极270、275，其具有在俯视时与上述二极管290重叠的部分，且与上述二极管290电连接。
[0401]
[b19]一种半导体装置1等，包括：
[0402]
半导体层10，其具有主面11；
[0403]
主元件2，其形成于上述半导体层10，生成主电流；
[0404]
感测元件2，其在上述半导体层10中形成于与上述主元件2不同的区域，生成监视上述主电流的监视电流；
[0405]
第一电极50，其配置在上述主面11之上，且与上述主元件2电连接；
[0406]
第二电极55，其从上述第一电极50空出间隔地配置在上述主面11之上，且与上述主元件2电连接；
[0407]
第三电极150，其从上述第一电极50以及上述第二电极55空出间隔地配置在上述主面11之上，且与上述感测元件2电连接；
[0408]
第一端子电极70，其在上述第一电极50之上与上述第一电极50电连接；
[0409]
第二端子电极75，其在上述第二电极55之上与上述第二电极55电连接；以及
[0410]
第三端子电极170，其具有在俯视时与上述第三电极150重叠的部分、以及与上述第二电极55重叠的部分，且与上述第三电极150电连接。
[0411]
[b20]一种半导体装置1等，包括：
[0412]
半导体层10，其具有主面11；
[0413]
开关元件2，其形成于上述半导体层10；
[0414]
二极管290，其在上述半导体层10中形成于与上述开关元件2不同的区域；
[0415]
第一电极50/150，其配置在上述主面11之上，且与上述开关元件2电连接；
[0416]
第二电极55，其从上述第一电极50/150空出间隔地配置在上述主面11之上，且与上述开关元件2电连接；
[0417]
第一端子电极70/170，其在上述第一电极50/150之上与上述第一电极50/150电连接；
[0418]
第二端子电极75，其在上述第二电极55之上与上述第二电极55电连接；以及
[0419]
极性端子电极270、275，其具有在俯视时与上述二极管290重叠的部分、以及与上述第二电极55重叠的部分，且与上述二极管290电连接。
[0420]
[c1]一种半导体装置1等，包括：
[0421]
半导体层10，其具有一方侧的第一主面11以及另一方侧的第二主面12，且包含sic；
[0422]
有源区域3、103、203，其设于上述第一主面11；
[0423]
非有源区域4、104、204，其在上述第一主面11中设于上述有源区域3、103、203外；
[0424]
第一绝缘层61，其包覆上述第一主面11；
[0425]
第一主电极层55，其以在俯视时与上述有源区域3、103、203重叠的方式配置在上述第一绝缘层61之上；
[0426]
第一导电层50/150/290，其以在俯视时与上述非有源区域4、104、204重叠的方式，从上述第一主电极层55空出间隔地配置在上述第一绝缘层61之上，且与上述第一主电极层55电分离；
[0427]
第二绝缘层63，其包覆上述第一主电极层55以及上述第一导电层50/150/290；
[0428]
第二导电层70/170/270/275，其以在俯视时与上述第一主电极层55重叠的方式配置在上述第二绝缘层63之上，与上述第一主电极层55电分离，且与上述第一导电层50/150/290电连接；以及
[0429]
电极40，其包覆上述第二主面12。
[0430]
[c2]根据c1所记载的半导体装置1等，
[0431]
还包含在上述有源区域3、103、203中形成于上述半导体层10的开关元件2，上述第一导电层50/150/290以及上述第二导电层70/170/270/275与上述开关元件2电连接。
[0432]
[c3]根据c2所记载的半导体装置1等，
[0433]
上述开关元件2包含misfet(metal insulator semiconductor field effect transistor，金属绝缘体半导体场效应晶体管)以及igbt(insulated gate bipolar transistor，绝缘栅双极晶体管)中的至少一方。
[0434]
[c4]根据c3所记载的半导体装置1等，
[0435]
上述第一导电层50/150以及上述第二导电层70/170与上述开关元件2的栅极电连接，形成栅极电压的第一传输路。
[0436]
[c5]根据c1所记载的半导体装置1等，
[0437]
还包含形成于上述半导体层10的电流检测元件2，上述第一导电层150以及上述第
二导电层170与上述电流检测元件2电连接，形成由上述电流检测元件2生成的信号的第二传输路。
[0438]
[c6]根据c5所记载的半导体装置1等，
[0439]
上述电流检测元件2形成于上述非有源区域4、104、204。
[0440]
[c7]根据c1所记载的半导体装置1等，
[0441]
上述第一导电层290由二极管290构成，在与上述第二导电层270/275之间形成在该二极管290中流动的电流的第三传输路。
[0442]
[c8]根据c7所记载的半导体装置1等，
[0443]
上述二极管290是感温二极管290，上述第三传输路传递检测上述半导体层10的温度的信号。
[0444]
[c9]根据c7或c8所记载的半导体装置1等，
[0445]
上述二极管290形成于上述非有源区域4、104、204。
[0446]
[c10]根据c1～c9任一项中所记载的半导体装置1等，
[0447]
上述第一导电层50/150/290由与上述第一主电极层55实质上相同的厚度以及实质上相同的材料构成。
[0448]
此处所说的“实质上相同”是指，第一主电极层55以及第一导电层50/150/290经过相同的过程(制造工序)而形成，从而具有相同的结构(厚度以及材料)。
[0449]
[c11]根据c1～c10任一项中所记载的半导体装置1等，
[0450]
还包含第二主电极层75，该第二主电极层75在俯视时与上述第一主电极层55重叠的方式，从上述第二导电层70/170/270/275空出间隔地配置在上述第二绝缘层63之上。
[0451]
[c12]根据c11所记载的半导体装置1等，
[0452]
上述第二主电极层(75)由与上述第二导电层70/170/270/275实质上相同的厚度、以及实质上相同的材料构成。此处所说的“实质上相同”是指，第二主电极层75以及第二导电层70/170/270/275经过相同的过程(制造工序)而形成，从而具有相同的结构(厚度以及材料)。
[0453]
[c13]根据c11或c12所记载的半导体装置1等，
[0454]
上述第二导电层70/170/270/275以及上述第二主电极层75的至少一方以与外部端子302d、302g、302s、402电连接的方式向外部露出。
[0455]
[c14]根据c13所记载的半导体装置1等，
[0456]
上述第二导电层70/170/270/275以及上述第二主电极层75的至少一方构成为，经由接合引线303g、303s、焊锡502或者烧结金属502而与上述外部端子302d、302g、302s、402电连接。
[0457]
[c15]根据c13或c14所记载的半导体装置1等，
[0458]
上述外部端子302d、302g、302s、402是引线框。
[0459]
[c16]根据c1～c10任一项中所记载的半导体装置1等，
[0460]
上述第一主电极层55以与外部端子302d、302g、302s、402电连接的方式向外部露出。
[0461]
[c17]根据c16所记载的半导体装置1等，
[0462]
上述第一主电极层55构成为，经由接合引线303g、303s、焊锡502或者烧结金属502
而与上述外部端子302d、302g、302s、402电连接。
[0463]
[c18]根据c16或c17所记载的半导体装置1等，
[0464]
上述外部端子302d、302g、302s、402是引线框。
[0465]
[c1]～[c18]的半导体装置也可以包含[c4]～[c8]的第一传输路、第二传输路以及第三传输路中的至少一个。也就是，在半导体装置中，第一传输路、第二传输路以及第三传输路既可以单独地设置、也可以复合地设置。具体而言，也可以采用只包含第一传输路、第二传输路以及第三传输路的任一个的半导体装置。
[0466]
另外，也可以采用包含第一传输路、第二传输路以及第三传输路的任意两个的半导体装置。另外，也可以采用包含第一传输路、第二传输路以及第三传输路的全部的半导体装置。在设有多个传输路的情况下，优选至少一个传输路具备上述[c1]的结构。该情况下，特别优选多个传输路全部具备上述[c1]的结构。
[0467]
[d1]一种半导体装置，是包含纵型晶体管的半导体装置，具备：
[0468]
半导体层，其具有第一主面以及该第一主面的相反侧的第二主面，且包含sic作为主要成分；
[0469]
第一电极，其覆盖上述第一主面的一部分；
[0470]
第二电极，其在俯视时从上述第一电极空出间隔地设置，且覆盖上述第一主面的一部分；
[0471]
第一电极焊盘，其相对于上述第一电极设置在与上述半导体层相反的一侧，在俯视时至少一部分与上述第一电极重叠，而且与上述第一电极电连接；以及
[0472]
电极，其设于上述第二主面，
[0473]
上述第一电极焊盘在俯视时与上述第二电极的一部分重叠。
[0474]
[d2]根据d1所记载的半导体装置，
[0475]
还具备第一绝缘层，该第一绝缘层在与上述第一主面垂直的方向上位于上述第一电极焊盘与上述第二电极之间。
[0476]
[d3]根据d2所记载的半导体装置，
[0477]
上述第一绝缘层的侧面是沿与上述第一主面垂直的方向的平面。
[0478]
[d4]根据d2或d3所记载的半导体装置，
[0479]
还具备与上述第二电极电连接的第二电极焊盘，上述第二电极焊盘的上述第一电极焊盘侧的端部位于上述第一绝缘层上。
[0480]
[d5]根据d4所记载的半导体装置，
[0481]
还具备第二绝缘层，该第二绝缘层覆盖上述第一电极焊盘与上述第二电极焊盘的边界部。
[0482]
[d6]根据d1～d5任一项中所记载的半导体装置，
[0483]
上述纵型晶体管包括：形成于上述半导体层的上述第一主面侧的表面的源极区域；经由栅极绝缘膜而与上述源极区域相邻的栅极电极；以及形成于上述半导体层的漏极区域，上述第一电极与上述栅极电极电连接，上述第二电极与上述源极区域电连接。
[0484]
[d7]根据d6所记载的半导体装置，
[0485]
在俯视时，上述纵型晶体管具有用于导通漏极电流的主单元区域和用于检测漏极电流的电流检测用单元区域，上述第二电极与上述主单元区域对应地配置，
[0486]
上述半导体装置还具备：
[0487]
第三电极，其在俯视时从上述第一电极以及上述第二电极空出间隔地设置，且与上述电流检测用单元区域对应地配置；以及
[0488]
第三电极焊盘，其相对于上述第三电极设置在与上述半导体层相反的一侧，在俯视时至少一部分与上述第三电极重叠，而且与上述第三电极电连接，
[0489]
上述第三电极焊盘在俯视时与上述第二电极的一部分重叠。
[0490]
[d8]根据d6或d7所记载的半导体装置，还具备：
[0491]
设于覆盖上述第一主面的一部分的绝缘层上的二极管；与上述二极管的p型半导体层电连接的阳极电极焊盘；以及与上述二极管的n型半导体层电连接的阴极电极焊盘，上述阳极电极焊盘以及阴极电极焊盘的至少一方在俯视时与上述第二电极的一部分重叠。
[0492]
[d9]一种半导体装置的制造方法，是包含纵型晶体管的半导体装置的制造方法，包括：
[0493]
第一工序，在该工序中，相互空出间隔地形成覆盖半导体层的上述第一主面的一部分的第一电极以及第二电极，其中该半导体层具有第一主面以及该第一主面的相反侧的第二主面，且包含sic作为主要成分；以及
[0494]
第二工序，在该工序中，以在俯视时上述第一电极焊盘的至少一部分与上述第一电极重叠的方式，在相对于上述第一电极而与上述半导体层相反的一侧形成与上述第一电极电连接的第一电极焊盘，
[0495]
上述第一电极焊盘在俯视时与上述第二电极的一部分重叠。
[0496]
[e1]一种半导体装置，具备：
[0497]
半导体层，其具备具有有源区域以及非有源区域的第一主面、以及该第一主面的相反侧的第二主面，且包含sic作为主要成分；
[0498]
第一绝缘层，其形成于上述第一主面上；
[0499]
第一主电极层，其形成于上述第一绝缘层上，且形成于与上述有源区域对应的区域；
[0500]
第一导电层，其形成于上述第一绝缘层上，与上述第一主电极层电分离并且形成于与上述非有源区域对应的区域；
[0501]
第二绝缘层，其形成于上述第一主电极层以及上述第一导电层之上；
[0502]
第二导电层，其形成于上述第二绝缘层之上，与上述第一导电层电连接，并且与上述第一主电极层电分离，其一部分形成于在上述半导体层的厚度方向上与上述第一主电极层重叠的区域；以及
[0503]
电极，其形成于上述第二主面上。
[0504]
[e2]半导体装置具有包含mosfet或igbt的绝缘栅极驱动型的开关元件，第一导电层以及第二导电层构成绝缘栅极驱动型的开关元件的控制所使用的控制用信号的传输路。
[0505]
[e3]即，第一导电层以及第二导电层也可以通过与开关元件的栅极电极连接，来构成作为栅极电压的控制信号的传输路的第一传输路。
[0506]
[e4]另外，第一导电层以及第二导电层也可以通过与电流检测用元件的源极电极(发射极电极)连接，来构成作为用于检测流向半导体装置的电流的检测信号的传输路的第二传输路。
[0507]
[e5]另外，第一导电层以及第二导电层也可以通过与半导体装置的温度检测用的二极管的电极连接，来构成作为用于检测半导体装置的温度的检测信号的传输路的第三传输路。
[0508]
[e6]第一、第二、第三传输路既可以单独地设于半导体装置、也可以设有多个。
[0509]
[e7]具体而言，既可以是仅设置第一传输路的结构，也可以除了第一传输路还设有第二传输路或者第三传输路，也可以采用全部具备第一传输路、第二传输路以及第三传输路的半导体装置。
[0510]
[e8]在设置多个传输路的情况下，对于该全部的传输路，优选采用满足上述附记的结构的结构，但对于至少一个传输路，也可以满足上述附记。
[0511]
[e9]第一主电极层和第一导电层也可以由实质上相同的厚度以及材料构成。“实质上相同”是指，第一主电极层和第一导电层通过相同的过程而形成，从而成为相同的结构。
[0512]
[e10]另外，也可以以重叠于第一主电极层之上的方式形成有第二主电极层。
[0513]
[e11]该情况下，第二主电极层和第二导电层也可以由实质上相同的厚度以及材料构成。
[0514]
[e12]第二导电层以及第二主电极层在上述半导体装置的表面露出，用于与对应的外部端子的连接。
[0515]
[e13]此外，在未设置第二主电极层的情况下，第一主电极层也可以在上述半导体装置的表面露出，用于与外部端子的连接。
[0516]
[e14]第二导电层以及第二主电极层与分别对应的引线框等外部端子之间的接合通过引线接合来进行，但也可以通过焊锡或者烧结金属将第二导电层以及第二主电极层与外部端子接合。
[0517]
[e15]第二导电层与外部端子之间的接合通过引线接合来进行，但第二主电极层与外部端子之间也可以通过焊锡或者烧结金属来接合。
[0518]
综上所述，基于实施方式对一个或者多个方式的半导体装置以及半导体装置的制造方法进行了说明，但本发明并不限定于这些实施方式。对于上述的各实施方式，在技术方案的范围或其均等的范围内可施加各种变更、置换、附加、省略等。只要不脱离本发明的主旨，在各实施方式中施加了本领域人员能想到的各种变形的方式、不同的实施方式中的各种构成要素的组合的方式也包含在本发明的范围内。作为产业上的可利用性，本发明能够在半导体装置以及半导体封装件等中利用。
[0519]
符号的说明
[0520]
1—半导体装置，2—纵型晶体管，3—有源区域，4—非有源区域，10—半导体层，11—第一主面，12—第二主面，13—半导体基板，14—外延层，17—源极区域，20—栅极电极，23—栅极绝缘层，40—漏极电极，50—主面栅极电极，55—主面源极电极，63—上部绝缘层，66—保护绝缘层，70—栅极焊盘，75—源极焊盘，80—边界部，101—半导体装置，101a—半导体装置，103—有源区域，104—非有源区域，150—电流检测电极，170—电流检测焊盘，201—半导体装置，201a—半导体装置，201b—半导体装置，203—有源区域，204—非有源区域，260—绝缘层，270—阳极电极焊盘，275—阴极电极焊盘，290—二极管，291—p型半导体层，292—n型半导体层，302d—端子，302g—端子，302s—端子，402—端子，303g—接合引
线，303s—接合引线，501—半导体装置，502—接合材料。