半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
3.为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。随着技术节点的推进，互连结构的尺寸也变得越来越小；相应的，形成互连结构的工艺难度也越来越大，而互连结构的形成质量对后段(back end of line，beol)电学性能以及器件可靠性的影响很大，严重时会影响半导体器件的正常工作。


技术实现要素：

4.本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
5.为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；金属互连线，位于所述基底上，所述金属互连线包括沿第一方向延伸且沿第二方向平行排布的下层子互连线，所述第一方向与所述第二方向相垂直，所述金属互连线还包括位于所述下层子互连线上方的上层子互连线，所述上层子互连线沿所述第一方向延伸且沿所述第二方向平行排布，且在所述第二方向上，所述下层子互连线和上层子互连线在所述基底上的投影交替排布；介电层，覆盖所述下层子互连线侧部的基底、所述上层子互连线露出的下层子互连线的顶部和侧壁、以及所述上层子互连线的侧壁。
6.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成第一子介电层；在所述第一子介电层中形成下层子互连线，所述下层子互连线沿第一方向延伸且沿第二方向平行排布，所述第一方向与所述第二方向相垂直；形成覆盖所述下层子互连线和第一子介电层的第二子介电层；在所述第二子介电层中形成上层子互连，所述上层子互连线沿所述第一方向延伸且沿所述第二方向平行排布，且在所述第二方向上，所述下层子互连线和上层子互连线在所述基底上的投影交替排布，其中，所述下层子互连线和上层子互连线构成金属互连线。
7.与现有技术相比，本发明实施例的技术方案具有以下优点：
8.本发明实施例提供的半导体结构中，金属互连线沿第一方向延伸且沿第二方向平行排布，所述第一方向与所述第二方向相垂直，金属互连线包括下层子互连线、以及位于下层子互连线上方的上层子互连线，且在所述第二方向上，所述下层子互连线和上层子互连线在基底上的投影交替排布；与单层的金属互连线相比，本发明实施例的同层金属互连线包括下层子互连线和上层子互连线，且下层子互连线和上层子互连线在基底上的投影交替排布，因此，对于下层子互连线，在第二方向上，侧壁正对的下层子互连线之间的间距增大，
而根据电容公式c＝εrs/4πkd，电容与电容极板的间距成反比，间距越大，电容则越小，因此能够减小下层子互连线之间的电容，同理，对于上层子互连线，在第二方向上，侧壁正对的上层子互连线之间的间距也增大，因此减小了上层子互连线之间的电容；综上，本发明实施例能够有效减小了同层金属互连线的层内电容，进而减小器件的rc延迟(电阻-电容延迟)，相应提高半导体结构的性能。
9.本发明实施例提供的半导体结构的形成方法中，在第一子介电层中形成下层子互连线后，形成覆盖下层子互连线和第一子介电层的第二子介电层，并在第二子介电层中形成上层子互连，上层子互连线与下层子互连线的延伸方向相同，下层子互连线和上层子互连线构成金属互连线，且在所述第二方向上，所述下层子互连线和上层子互连线在所述基底上的投影交替排布；与单层的金属互连线相比，本发明实施例的同层金属互连线包括下层子互连线和上层子互连线，且下层子互连线和上层子互连线在基底上的投影交替排布，因此，对于下层子互连线，在第二方向上，侧壁正对的下层子互连线之间的间距增大，而根据电容公式c＝εrs/4πkd，电容与电容极板的间距成反比，间距越大，电容则越小，因此能够减小下层子互连线之间的电容，同理，对于上层子互连线，在第二方向上，侧壁正对的上层子互连线之间的间距也增大，因此减小了上层子互连线之间的电容；综上，本发明实施例能够有效减小了同层金属互连线的层内电容，进而减小器件的rc延迟，相应提高半导体结构的性能。
附图说明
10.图1是一种半导体结构的立体图；
11.图2是由金属互连线构成的电容的结构示意图；
12.图3是本发明半导体结构一实施例中金属互连线的俯视图；
13.图4是本发明半导体结构一实施例中金属互连线的立体图；
14.图5是图3沿a1a2割线的剖视图；
15.图6至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
16.目前半导体结构的性能仍有待提高。现结合一种半导体结构分析其性能仍有待提高的原因。
17.参考图1，图1是一种半导体结构的立体图。
18.所述半导体结构包括：基底10，所述基底10中形成有晶体管结构20；介电层(图未示)，位于所述基底10上；金属互连结构(未标示)，位于所述介电层内，在纵向上(即沿所述基底10表面的法线方向)，所述金属互连结构包括多层间隔设置的金属互连线30，最底层的金属互连线30与晶体管结构20实现电连接，沿所述基底10表面的法线方向，相邻两层金属互连线30的延伸方向相垂直，且相邻两层金属互连线30之间通过通孔互连结构35相连。
19.需要说明的是，对于同一层金属互连线30，所述金属互连线30的数量为多个，也就是说，横向(即沿平行于基底10表面的方向)上的相邻金属互连线30位于同一层。
20.结合参考图2，图2是由金属互连线构成的电容的结构示意图，金属互连线构成的
电容主要包括层间电容cv和层内电容c
l
，层间电容cv指的是横向上的相邻金属互连线30构成的电容，层间电容cv指的是纵向上的相邻金属互连线30构成的电容。
21.根据电容公式c＝εrs/4πkd，其中，d表示相邻电容极板的间距，s表示相邻电容极板的正对面积，εr表示相邻电容极板之间的介电层的相对介电常数。由电容公式可知，电容与表面正对的相邻电容极板的间距成反比，间距越小，电容则越大。
22.但是，随着工艺节点的演进，器件的特征尺寸不断缩小，对于同一层的金属互连线30，相邻金属互连线30的间距s越来越小，从而导致层内电容迅速增长，金属互连线30的电阻也因为线宽变小而明显增大，进而导致器件的rc延迟不断升高。
23.而且，在节距一定的情况下，目前难以降低金属互连线30的电阻。如果仅仅增大金属互连线30的厚度来降低电阻，则相应导致横向上的相邻金属互连线30的正对面积变大了，而根据电容公式可知，电容与正对面积成正比，从而导致层内电容增大。因此，目前层内电容难以被降低，从而导致难以减小rc延迟。
24.为了减小rc延迟，一种方式是降低金属互连线30之间的介电层的介电常数，但随着介电常数值变小，根据一般原则，介电层的强度也会变小，从而导致介电层的机械强度过低，进而导致工艺可靠性降低。而且，为了进一步降低介电层的介电常数，最理想的方式是采用空气隙(airgap)介电层，但是工艺复杂且工艺稳定性较低。另一种方式是更换金属互连线30的材料，但减小rc延迟的效果有限，目前难以找到合适的导电材料。
25.为了解决所述技术问题，本发明实施例提供的半导体结构中，金属互连线包括沿第一方向延伸且沿第二方向平行排布的下层子互连线，第一方向与第二方向相垂直，金属互连线还包括位于下层子互连线上方的上层子互连线，上层子互连线沿第一方向延伸且沿第二方向平行排布，且在第二方向上，下层子互连线和上层子互连线在基底上的投影交替排布；与单层的金属互连线相比，本发明实施例的同层金属互连线包括下层子互连线和上层子互连线，且下层子互连线和上层子互连线在基底上的投影交替排布，因此，对于下层子互连线，在第二方向上，侧壁正对的下层子互连线之间的间距增大，而根据电容公式，电容与电容极板的间距成反比，间距越大，电容则越小，因此能够减小下层子互连线之间的电容，同理，对于上层子互连线，在第二方向上，侧壁正对的上层子互连线之间的间距也增大，因此减小了上层子互连线之间的电容；综上，本发明实施例能够有效减小了同层金属互连线的层内电容，进而减小器件的rc延迟，相应提高半导体结构的性能。
26.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
27.结合参考图3至图5，图3是本发明半导体结构一实施例中金属互连线的俯视图，图4是本发明半导体结构一实施例中金属互连线的立体图，图5是图3沿a1a2割线的剖视图。
28.所述半导体结构包括：基底100(如图5所示)；金属互连线280，位于所述基底100上，所述金属互连线280包括沿第一方向(如图4中x方向所示)延伸且沿第二方向(如图4中y方向所示)平行排布的下层子互连线230，所述第一方向与所述第二方向相垂直，所述金属互连线280还包括位于所述下层子互连线230上方的上层子互连线260，所述上层子互连线260沿所述第一方向延伸且沿所述第二方向平行排布，且在所述第二方向上，所述下层子互连线230和上层子互连线260在所述基底100上的投影交替排布；介电层200，覆盖所述下层子互连线230侧部的基底100、所述上层子互连线260露出的下层子互连线230的顶部和侧
壁、以及所述上层子互连线260的侧壁。
29.所述基底100为所述半导体结构的形成提供了工艺平台。根据实际工艺情况，所述基底100包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括mos场效应晶体管等半导体器件、电阻结构、导电结构等。
30.参考图5，本实施例中，基底100中形成有前层互连结构110。具体地，所述基底100表面露出前层互连结构110。前层互连结构110用于与金属互连线280相连，从而实现两者的电连接。例如：前层互连结构110可以为接触孔插塞(contact，ct)，或者，也可以为位于接触孔插塞上方的前层金属互连线。
31.所述金属互连线280用于将基底100中各功能结构的电性引出。
32.需要说明的是，在传统后段(back end of line，beol)制程中，在每一层金属互连线中，金属互连线通常是单层结构。本实施例中，同层的金属互连线280为叠层结构，从而减小同层的金属互连线280的层内电容，进而减小器件的rc延迟。
33.本实施例中，金属互连线280包括下层子互连线230、以及位于下层子互连线230上方的上层子互连线260。上层子互连线230沿第一方向延伸且沿第二方向平行排布，上层子互连线260沿第一方向延伸且沿第二方向平行排布。
34.参考图3，本实施例中，下层子互连线230和上层子互连线260在基底100上的投影交替排布，因此，在第二方向上，侧壁正对的下层子互连线230之间的间距s1，等于两倍的相邻下层子互连线230和上层子互连线260的间距、与上层子互连线260的线宽之和，因此，本实施例增大了侧壁正对的下层子互连线230之间的间距s1。而根据电容公式c＝εrs/4πkd可知，电容与侧壁正对的下层子互连线230的间距s1成反比，间距s1越大，电容则越小，从而能够减小下层子互连线230之间的电容。
35.其中，在电容公式中，s为电容极板的正对面积，d为电容极板的间距，εr表示电容极板之间的介质的相对介电常数，k则是静电力常量。
36.同理，对于上层子互连线260，在第二方向上，侧壁正对的上层子互连线260之间的间距s2也增大，从而减小了上层子互连线260之间的电容。
37.因此，本实施例通过使金属互连线280包括下层子互连线230、以及位于下层子互连线230上方的上层子互连线260，且下层子互连线230和上层子互连线260在基底100上的投影交替排布，能够有效减小了同层金属互连线280的层内电容，进而减小器件的rc延迟，相应提高半导体结构的性能。
38.具体地，对于下层子互连线230，沿第二方向，相邻的下层子互连线230在第一方向上交错排布。相应的，对于上层子互连线260，沿第二方向，相邻的上层子互连线260在第一方向上交错排布。
39.本实施例中，至少部分的下层子互连线230和上层子互连线260纵向(如图4中z方向所示)堆叠。例如，根据电路设计，各个下层子互连线230顶部均堆叠有上层子互连线260，或者，部分的下层子互连线230顶部堆叠有上层子互连线260。
40.参考图3，本实施例中，在纵向堆叠的下层子互连线230和上层子互连线260中，在第一方向上，上层子互连线260位于下层子互连线230的端部位置处的顶面上。
41.其中，在后段制程中，通常利用位于金属互连线280顶部的通孔互连结构，实现金属互连线280与位于所述金属互连线280上方的另一层金属互连线之间的电连接，因此，通
过使上层子互连线260位于下层子互连线230的端部位置处的顶面上，在形成通孔互连结构的过程中，有利于控制刻蚀深度的一致性，从而提高工艺的稳定性。例如，可以使通孔互连结构均与上层子互连线260连接，或者，使通孔互连结构均与下层子互连线230连接。
42.作为一种示例，在第一方向上，相邻下层子互连线230之间相隔离，相邻上层子互连线260之间相隔离，上层子互连线260连接相邻下层子互连线230，也就是说，沿第一方向，上层子互连线260与位于其两侧的下层子互连线230相连。
43.通过使上层子互连线260与位于其两侧的下层子互连线230相连，使得上层子互连线260沿第一方向的长度较小，从而在形成上层子互连线260的过程中，有利于控制上层子互连线260的底面位置，进而减小上层子互连线260和下层子互连线230在第二方向上的正对面积，使得减小同层金属互连线280的层内电容的效果较佳。
44.而且，上层子互连线260位于下层子互连线230的端部位置处的顶面上，因此，相邻上层子互连线260在第二方向上的正对面积较小，相邻下层子互连线230在第二方向上的正对面积也较小，减小同层金属互连线280的层内电容的效果较佳。
45.在其他实施例中，根据电路设计，上层子互连线和下层子互连线的布局还可以是其他类型。例如，沿第一方向，上层子互连线仅与位于其一侧的下层子互连线相邻；或者，下层子互连线和上层子互连线在基底上的投影交替排布且相隔离。
46.需要说明的是，沿第一方向，相邻下层子互连线230的距离s3不宜过小。如果相邻下层子互连线230的距离s3过小，则容易增大光刻工艺的难度，第一方向上的相邻下层子互连线230容易发生短接。其中，对于下层子互连线230，在电阻率一定的情况下，沿第一方向的相邻下层子互连线230的距离s3越大，则减小同层金属互连线280的层内电容的效果越好。作为一种示例，在相邻下层子互连线230的距离s3满足光刻工艺需求的情况下，沿第一方向，相邻下层子互连线230的距离s3为20纳米至2000纳米。
47.还需要说明的是，在第一方向上，当上层子互连线260与下层子互连线230部分重叠时，沿第一方向，下层子互连线230和上层子互连线260的交叠部分的长度l1不宜过大，也不宜过小。如果交叠部分的长度l1过小，在所述半导体结构的形成过程中，受到光刻对准误差的影响，容易导致上层子互连线260无法与相对应的下层子互连线230相连的概率变高，从而影响金属互连线280的正常性能；如果交叠部分的长度l1过大，则相应会增大相邻上层子互连线260在第二方向上的正对面积，从而导致同层金属互连线280的层间电容变高。为此，本实施例中，沿第一方向，下层子互连线230和上层子互连线260的交叠部分的长度l1为10纳米至2000纳米
48.本实施例中，在所述半导体结构的形成过程中，需要刻蚀上层子互连260所对应区域内的介电层200，以形成用于容纳上层子互连260的互连槽，且刻蚀工艺通常包括主刻蚀(main etch)和过刻蚀(over etch)，而与下层子互连线230相比，介电层200的硬度更低，因此刻蚀工艺容易对下层子互连线230侧部的介电层200造成一定的过刻蚀，相应的，下层子互连线230侧部的上层子互连线260底面低于下层子互连线230顶面。例如，结合参考图3和图5，本实施例中，沿第一方向，上层子互连260中与下层子互连线230的重叠的区域作为重叠区域280b，剩余的区域作为非重叠区域280a，非重叠区域280a的上层子互连线260底面低于下层子互连线230顶面。
49.需要说明的是，由于上层子互连线260与位于其两侧的下层子互连线230相连，且
相邻下层子互连线230的距离s3不会过大，上层子互连线260沿第一方向的长度相应较小，因此，即使下层子互连线230侧部的上层子互连线260底面低于下层子互连线230顶面，上层子互连线260与相邻下层子互连线230的正对面积也较小，仍能有效减小同层金属互连线280的层间电容。
50.还需要说明的是，本实施例以上层子互连线260与下层子互连线230部分重叠为例进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的电流密度较大的区域)，下层子互连线与位于其上方的上层子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善电迁移(electro migration，em)效应。
51.本实施例中，所述金属互连线280的材料包括钴(co)、钨(w)、钌(ru)、铝(al)、铱(ir)、铑(rh)、锇(os)、钯(pd)、铜(cu)、铂(pt)、镍(ni)、钽(ta)、氮化钽(tan)、钛(ti)和氮化钛(tin)中的一种或多种。
52.本实施例中，下层子互连线230包括第一互连层235、以及位于第一互连层235侧壁和介电层200之间的第一扩散阻挡层250。第一扩散阻挡层250用于实现第一互连层235和介电层200之间的隔离，对第一互连层235中的导电材料原子起到阻挡作用，从而防止导电材料原子扩散至介电层200中，进而减小对介电层200的电隔离性能的影响；此外，第一扩散阻挡层250还能够改善第一互连层235中的导电离子的电迁移问题。因此，第一扩散阻挡层250的材料包括ta、tan、ti和tin中的一种或多种。这些材料的致密度较高，可以较好的起到阻挡扩散的作用。本实施例中，第一扩散阻挡层250的材料为tan。
53.所述第一互连层235的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，所述第一互连层235的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
54.本实施例中，上层子互连线260包括第二互连层265，还包括位于第一互连层265侧壁和介电层200之间、第一互连层265底部和介电层200之间、以及第一互连层265底部和下层子互连线230顶部之间的第二扩散阻挡层270。对第二互连层265和第二扩散阻挡层270的具体描述，可以分别参考第一互连层235和第一扩散阻挡层250的相应描述，在此不再赘述。
55.介电层200用于实现金属互连线280之间的电隔离。介电层200的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。
56.具体地，介电层200的材料可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6、且小于或等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)，从而可以有效地降低金属互连线280之间的电容，进而减小器件的rc延迟。本实施例中，介电层200的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低金属互连线280之间的电容。
57.本实施例中，介电层200包括：第一子介电层210，覆盖下层子互连线230侧部的基底100、以及下层子互连线230的侧壁；第二子介电层220，覆盖上层子互连线260露出的下层子互连线230的顶部、以及上层子互连线260的侧壁。介电层200为叠层结构，因此，能够采用传统的后段制程，在第一子介电层210中形成下层子互连线230，并额外形成第二子介电层220，再在第二子介电层220中形成上层子互连线260，金属互连线280的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
58.本实施例中，所述半导体结构还包括：层内刻蚀停止层290，位于上层子互连线260露出的下层子互连线230顶部与第二子介电层220底部之间、以及上层子互连线260露出的第一子介电层210顶部与第二子介电层220底部之间。
59.在所述半导体结构的形成过程中，需要刻蚀所述上层子互连线260所对应区域内的第二子介电层220，以形成用于容纳上层子互连线260的互连槽，其中，在形成用于容纳上层子互连线260的互连槽的过程中，所述层内刻蚀停止层290用于定义刻蚀停止的位置，从而改善对下层子互连线230或所述互连槽底部的第一子介电层210的过刻蚀问题。
60.层内刻蚀停止层290的材料包括sicn(碳氮化硅)、sico((碳氧化硅)、sin((氮化硅)、al2o3(氧化铝)和aln(氮化铝)中的一种或多种。本实施例中，层内刻蚀停止层290的材料为sin。
61.本实施例中，金属互连线280悬置于基底100上方，所述半导体结构还包括：通孔互连结构240，位于下层子互连线230的底部和前层互连结构110的顶部之间，通孔互连结构240电连接下层子互连线230和前层互连结构110。其中，图5中用虚线表示下层子互连线230和通孔互连结构240的交界面。
62.相应的，本实施例中，介电层200还覆盖通孔互连结构240的侧壁。通孔互连结构240用于连接前层互连结构110、以及在纵向上与前层互连结构110相邻的金属互连线280。
63.作为一种示例，沿所述第二方向，所述下层子互连线230底部的线宽尺寸大于所述通孔互连结构240顶部的线宽尺寸。
64.本实施例中，通孔互连结构240和下层子互连线230为一体结构，因此，在所述半导体结构的形成过程中，能够采用传统的后段制程形成所述通孔互连结构240和下层子互连线230。相应的，本实施例中，所述通孔互连结构240包括导电柱245，还包括位于所述导电柱245侧壁和介电层200之间、所述导电柱245底部和前层互连结构110顶部之间的第三扩散阻挡层255。
65.本实施例中，所述导电柱245和第一互连层235为一体结构，所述第三扩散阻挡层255和第一扩散阻挡层250为一体结构。
66.相应地，本发明还提供一种半导体结构的形成方法。图6至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
67.参考图6，提供基底300。
68.所述基底300用于为后续制程提供工艺平台。根据实际工艺情况，所述基底300包括衬底以及形成于所述衬底上的功能结构，例如：所述功能结构可以包括mos场效应晶体管等半导体器件、电阻结构、导电结构等。
69.本实施例中，所述基底300中形成有前层互连结构310。具体地，所述基底300表面露出所述前层互连结构310。所述前层互连结构310用于与后续形成的金属互连线相连，从而实现两者的电连接。例如：所述前层互连结构310可以为接触孔插塞，或者，也可以为位于接触孔插塞上方的前层金属互连线。
70.继续参考图6，在所述基底300上形成第一子介电层410。
71.所述第一子介电层410用于为后续形成下层子互连线提供工艺平台，所述第一子介电层410还用于实现后续形成的金属互连线之间的电隔离。
72.第一子介电层410的材料可以包括碳氢氧化硅(sioch)、碳氧化硅(sioc)、氧化硅
(sio2)、掺氟的二氧化硅(fsg)、掺硼的二氧化硅(bsg)、掺磷的二氧化硅(psg)和掺硼磷的二氧化硅(bpsg)中的一种或多种。具体地，第一子介电层410的材料可以为低k介质材料或超低k介质材料，从而可以有效地降低金属互连线之间的电容，进而减小器件的rc延迟。本实施例中，第一子介电层410的材料为碳氢氧化硅。碳氢氧化硅为超低k介质材料，从而有利于降低金属互连线之间的电容。
73.本实施例中，所述第一子介电层410覆盖所述基底300以及位于所述基底300中的前层互连结构310。
74.作为一种示例，采用化学气相沉积工艺，形成所述第一子介电层410。
75.结合参考图7至图10，在第一子介电层410中形成下层子互连线430(如图10所示)，下层子互连线430沿第一方向延伸(如图9中x方向所示)且沿第二方向(如图9中y方向所示)平行排布，第一方向与第二方向相垂直。
76.其中，图7是形成第一互连槽610后的剖视图，图8是下层子互连线430的俯视图，图9是下层子互连线430和通孔互连结构的立体图，图10是图8沿a1a2割线的剖视图。
77.本实施例中，金属互连线为叠层结构，所述下层子互连线430为金属互连线中的其中一层互连线。
78.如图8所示，本实施例中，在第一方向上，相邻下层子互连线430之间相隔离，以便后续在下层子互连线430上方形成上层子互连线后，实现上层子互连线与下层子互连线430的纵向(如图9中z方向所示)堆叠，且在纵向堆叠的下层子互连线230和上层子互连线中，在第一方向上，上层子互连线位于下层子互连线的端部位置处的顶面上。例如，后续能够在下层子互连线430顶部形成连接第一方向上的相邻下层子互连线430的上层子互连线，也就是说，在第一方向上，相邻下层子互连线430之间的区域用于后续形成上层子互连线。
79.其中，在后段制程中，利用位于金属互连线顶部的通孔互连结构，实现金属互连线与位于所述金属互连线上方的另一层金属互连线之间的电连接，因此，通过使上层子互连线位于下层子互连线230的端部位置处的顶面上，在形成通孔互连结构的过程中，有利于控制刻蚀深度的一致性，从而提高工艺的稳定性。例如，可以使通孔互连结构均与上层子互连线连接，或者，使通孔互连结构均与下层子互连线230连接。
80.此外，通过使相邻下层子互连线430之间相隔离，使得后续形成的上层子互连线沿第一方向的长度较小，从而在形成上层子互连线的过程中，有利于控制上层子互连线的底面位置，进而减小上层子互连线和下层子互连线在第二方向上的正对面积，使得减小同层金属互连线的层内电容的效果较佳。
81.需要说明的是，沿所述第一方向，相邻所述下层子互连线430的距离s3不宜过小。如果相邻所述下层子互连线430的距离s3过小，容易增大光刻工艺的难度，第一方向上的相邻下层子互连线430容易发生短接。其中，对于下层子互连线430，在电阻率一定的情况下，沿第一方向的相邻下层子互连线430的距离s3越大，则减小同层金属互连线的层内电容的效果越好。作为一种示例，在相邻下层子互连线430的距离s3满足光刻工艺需求的情况下，沿所述第一方向，相邻所述下层子互连线430的距离s3为20纳米至2000纳米。
82.如图8所示，本实施例中，沿第二方向，相邻的下层子互连线430在第一方向上交错排布，这增大了第二方向上侧壁正对的下层子互连线430之间的距离s1，而根据电容公式，电容极板之间的距离越大，则电容越小，因此这减小了下层子互连线430之间的电容，从而
有效减小了同层金属互连线的层内电容，进而减小器件的rc延迟，相提高半导体结构的性能。
83.本实施例中，所述下层子互连线430的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt、ni、ta、tan、ti和tin中的一种或多种。
84.结合参考图7，在所述第一子介电层410中形成下层子互连线430之前，还包括：刻蚀所述第一子介电层410，在所述第一子介电层410中形成沿第一方向延伸且沿第二方向平行排布的第一互连槽610。
85.所述第一互连槽610用于为下层子互连线430的形成提供空间位置。
86.相应的，本实施例中，在所述第一方向上，相邻第一互连槽610之间相隔离；沿所述第二方向，相邻的第一互连槽610在第一方向上交错排布。
87.需要说明的是，本实施例中，所述形成方法还包括：在部分厚度的第一子介电层410中形成露出底层互连结构310顶部的通孔620。其中，第一互连槽610形成于通孔620顶部的剩余厚度的第一子介电层410中，第一互连槽610底部和通孔620顶部相连通。如图7所示，第一互连槽610和通孔620的交界位置采用虚线表示。
88.所述通孔620用于为后续形成通孔互连结构提供空间位置。作为一种示例，沿第二方向，第一互连槽610底部的线宽尺寸大于通孔620顶部的线宽尺寸。
89.本实施例中，可以采用一体化刻蚀(all in one etch，aio etch)的方式形成所述第一互连槽610和通孔620，也可以在形成所述第一互连槽610之后，形成所述通孔620；也可以在形成所述通孔620之后，形成所述第一互连槽610。
90.具体地，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述第一子介电层410，形成第一互连槽610和通孔620。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第一互连槽610和通孔620的侧壁形貌质量、以及尺寸精度。
91.相应的，参考图10，在所述第一子介电层410中形成下层子互连线430的步骤包括：在所述第一互连槽610中填充第一互连材料层435，以形成位于所述第一互连槽610中的下层子互连线430。
92.本实施例中，在第一互连槽610中填充第一互连材料层435的过程中，第一互连材料层435还填充于通孔620(如图9所示)中，以形成位于通孔620中的通孔互连结构440，通孔互连结构440电连接前层互连结构310。
93.具体地，填充第一互连材料层435后，第一互连材料层435通常还覆盖第一子介电层410顶部，因此，在第一子介电层410中形成下层子互连线430的步骤还包括：对第一互连材料层435进行平坦化处理(例如，化学机械研磨处理)，去除高于第一子介电层410顶部的第一互连材料层435。
94.第一互连材料层435的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，第一互连材料层435的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
95.本实施例中，形成第一互连槽610和通孔620后，在第一互连槽610中填充第一互连材料层435之前，还包括：在第一互连槽610和通孔620的侧壁、以及通孔620的底部形成第一扩散阻挡层450。第一扩散阻挡层450用于实现第一互连材料层435和第一子介电层410之间的隔离，对第一互连材料层435中的导电材料原子起到阻挡作用，从而防止导电材料原子扩
散至所述第一子介电层410中，进而减小对第一子介电层410的电隔离性能的影响；此外，第一扩散阻挡层450还能够改善第一互连材料层435中的导电离子的电迁移问题。
96.因此，所述第一扩散阻挡层450的材料包括ta、tan、ti和tin中的一种或多种。这些材料的致密度较高，可以较好的起到阻挡扩散的作用。本实施例中，所述第一扩散阻挡层450的材料为tan。
97.需要说明的是，形成第一扩散阻挡层450的过程中，第一扩散阻挡层450还延伸覆盖第一子介电层410的顶部，相应的，在对第一互连材料层435进行平坦化处理的过程中，去除位于第一子介电层410顶部的第一扩散阻挡层450。
98.本实施例中，能够采用传统的后段制程，在第一子介电层410中形成下层子互连线430和通孔互连结构440，所述金属互连线的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
99.参考图11，形成覆盖所述下层子互连线430和第一子介电层410的第二子介电层420，所述第二子介电层420和第一子介电层410构成介电层400。
100.所述第二子介电层420用于为后续形成上层子互连线提供工艺平台，所述第二子介电层420还用于实现后续上层子互连线之间的电隔离。
101.对所述第二子介电层420的材料的具体描述，可以参考前述对第一子介电层410的相关描述，在此不再赘述。
102.本实施例中，所述第二子介电层420和第一子介电层410的材料相同。
103.作为一种示例，采用化学气相沉积工艺，形成所述第二子介电层420。
104.继续参考图11，需要说明的是，在所述第一子介电层410中形成下层子互连线430之后，形成覆盖所述下层子互连线430和第一子介电层410的第二子介电层420之前，所述形成方法还包括：形成覆盖所述下层子互连线430顶部和第一子介电层410顶部的层内刻蚀停止层490。
105.后续刻蚀第二子介电层420，以形成容纳上层子互连线的第二互连槽，在刻蚀工艺过程中，层内刻蚀停止层490用于定义刻蚀停止的位置，从而改善对下层子互连线430或所述第二互连槽底部的第一子介电层410的过刻蚀问题。
106.层内刻蚀停止层490的材料包括sicn、sico、sin、al2o3和aln中的一种或多种。本实施例中，所述层内刻蚀停止层490的材料为sin。
107.相应的，形成所述第二子介电层420的步骤中，所述第二子介电层420覆盖所述层内刻蚀停止层490。
108.结合参考图12至图16，在第二子介电层420中形成上层子互连460，上层子互连线460沿第一方向延伸且沿第二方向平行排布，且在第二方向上，下层子互连线430和上层子互连线460在基底300上的投影交替排布，其中，所述下层子互连线430和上层子互连线460构成金属互连线480。
109.本实施例中，金属互连线480为叠层结构，所述上层子互连线460为金属互连线中的另一层互连线。
110.基于前述对下层子互连线430的分析，对于上层子互连线460，在第二方向上，侧壁正对的上层子互连线260之间的间距s2也增大，从而减小了上层子互连线260之间的电容。
111.因此，本实施例通过使金属互连线480包括下层子互连线430、以及位于下层子互
连线430上方的上层子互连线460，且下层子互连线430和上层子互连线460在基底300上的投影交替排布，能够有效减小同层金属互连线480的层内电容，进而减小器件的rc延迟，相应提高半导体结构的性能。
112.而且，本实施例中，在形成下层子互连线430和通孔互连结构440之后，形成第二子介电层420、以及位于第二子介电层420中的上层子互连460，所述第二子介电层420的形成工艺对传统后段制程的改动较小，且工艺兼容性高。
113.本实施例中，上层子互连线460的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt、ni、ta、tan、ti和tin中的一种或多种。
114.结合参考图12和图13，图12是俯视图，图13是图12沿a1a2割线的剖视图，在所述第二子介电层420中形成上层子互连460之前，还包括：刻蚀所述第二子介电层420，在所述第二子介电层420中形成沿所述第一方向延伸且沿所述第二方向平行排布的第二互连槽500，在第二方向上，下层子互连线430和第二互连槽500在基底300上的投影交替排布。
115.第二互连槽500用于为上层子互连460的形成提供空间位置。其中，图12中用粗实线表示第二互连槽500的轮廓。
116.如图12所示，本实施例中，在第一方向上，第二互连槽500露出下层子互连线430的端部位置处的顶面、以及下层子互连线430侧部的第一子介电层410。
117.其中，在第一方向上，第二互连槽500露出下层子互连线430的端部位置处的顶面，从而使后续形成于第二互连槽500中的上层子互连线460能够与下层子互连线230实现电连接，相应的，后续在金属互连线顶部形成通孔互连结构的过程中，有利于控制刻蚀深度的一致性，从而提高工艺的稳定性。
118.本实施例中，至少部分下层子互连线230的端部位置处的顶面被第二互连槽500暴露，以满足电路设计的需求。例如，根据电路设计，各个下层子互连线230的端部位置处的顶面均被相对应的第二互连槽500暴露，或者，部分下层子互连线230的端部位置处的顶面被相对应的第二互连槽500暴露。
119.具体地，在第一方向上，第二互连槽500露出相邻下层子互连线430的端部位置处的顶面、以及位于相邻的下层子互连线430之间的第一子介电层410。
120.通过使第二互连槽500露出相邻的下层子互连线430之间的第一子介电层410，从而使上层子互连线460与位于其两侧的下层子互连线430相连，使得上层子互连线460沿第一方向的长度较小，从而在形成上层子互连线460的过程中，有利于控制上层子互连线460的底面位置，进而减小上层子互连线460和下层子互连线460在第二方向上的正对面积，使得减小同层金属互连线的层内电容的效果较佳。
121.而且，上层子互连线460位于下层子互连线430的端部位置处的顶面上，因此，相邻上层子互连线460在第二方向上的正对面积较小，相邻下层子互连线430在第二方向上的正对面积也较小，减小同层金属互连线的层内电容的效果较佳。
122.需要说明的是，当第二互连槽500露出所对应下层子互连线430的端部位置处的顶面时，沿第一方向，第二互连槽500露出的下层子互连线230的长度l2不宜过大，也不宜过小。如果第二互连槽500露出的下层子互连线230的长度l2过小，在所述半导体结构的形成过程中，受到光刻对准误差的影响，容易导致第二互连槽500无法露出相对应下层子互连线430的端部位置处的顶面，从而导致后续上层子互连线460无法与相对应的下层子互连线
430相连的概率变高，进而影响金属互连线480的正常性能；如果所述第二互连槽500露出的下层子互连线230的长度l2过大，则相应会增大相邻上层子互连线460在第二方向上的正对面积，从而导致同层金属互连线的层间电容变高。为此，本实施例中，沿所述第一方向，所述第二互连槽500露出的下层子互连线230的长度l2为10纳米至2000纳米。
123.还需要说明的是，本实施例以第二互连槽500露出所对应下层子互连线430的端部位置处的顶面为例进行说明。在其他实施例中，根据电路设计，在基底上的部分区域中(例如，金属互连线中的电流密度较大的区域)，第二互连槽露出相对应的下层子互连线的整个顶面，使得后续形成于所述第二互连槽中的上层子互连线与位于其下方的下层子互连线相重合，从而增大所述区域的金属互连线的总厚度，以改善em效应。
124.本实施例中，对于下层子互连线230，沿第二方向，相邻的下层子互连线230在第一方向上交错排布，相应的，对于第二互连槽500，沿第二方向，相邻的第二互连槽500在第一方向上交错排布。
125.本实施例中，刻蚀所述第二子介电层420的步骤中，以所述层内刻蚀停止层490的顶部作为刻蚀停止位置。所述第二子介电层420和所述层内刻蚀停止层490之间具有刻蚀选择比，因此，以所述层内刻蚀停止层490的顶部作为刻蚀停止位置，在确保完成对各区域的第二子介电层420的刻蚀的情况下，降低所述下层子互连线230和第一子介电层410受到过刻蚀的概率。
126.相应的，在形成所述第二互连槽500的过程中，在刻蚀所述第二子介电层420后，还包括：刻蚀被暴露的所述层内刻蚀停止层490。
127.本实施例中，采用干法刻蚀工艺(例如，各向异性的干法刻蚀工艺)，刻蚀所述第二子介电层420和刻蚀停止层490，形成第二互连槽500。干法刻蚀工艺具有各向异性刻蚀的特性，有利于提高第二互连槽500的侧壁形貌质量、以及尺寸精度。
128.需要说明的是，在形成所述第二互连槽500的过程中，刻蚀工艺通常包括主刻蚀和过刻蚀，而与下层子互连线430相比，第一子介电层410的硬度更低，因此刻蚀工艺容易对第二互连槽500底部的第一子介电层410造成一定的过刻蚀，相应的，形成所述第二互连槽500后，所述第二互连槽500露出的第一子介电层410顶面低于所述下层子互连线430顶面。
129.结合参考图14至图16，图14是金属互连线480的俯视图，图15是金属互连线480和通孔互连结构440的立体图，图16是图14沿a1a2割线的剖视图，在第二子介电层420中形成上层子互连线460的步骤包括：在第二互连槽500中填充第二互连材料层465，以形成位于第二互连槽500中的上层子互连线460。
130.具体地，填充第二互连材料层465后，第二互连材料层465通常还覆盖第二子介电层420顶部，因此，在第二子介电层420中形成上层子互连线460的步骤还包括：对第二互连材料层465进行平坦化处理(例如，化学机械研磨处理)，去除高于第二子介电层420顶部的第二互连材料层465。
131.第二互连材料层465的材料包括co、w、ru、al、ir、rh、os、pd、cu、pt和ni中的一种或多种。本实施例中，第二互连材料层465的材料为cu。cu的电阻率较低，有利于减小器件的rc延迟，且cu具有优良的抗电迁移能力。
132.本实施例中，形成第二互连槽500后，在第二互连槽500中填充第二互连材料层46之前，还包括：在第二互连槽500的侧壁和底部形成第二扩散阻挡层470。需要说明的是，形
成第二扩散阻挡层470的过程中，第二扩散阻挡层470还延伸覆盖第二子介电层420的顶部，相应的，在对第二互连材料层465进行平坦化处理的过程中，去除位于第二子介电层420顶部的第二扩散阻挡层470。
133.对第二扩散阻挡层470及其材料的具体描述，可以参考前述对第一扩散阻挡层450的相应描述，在此不再赘述。
134.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。