三维存储器及其制备方法与流程

三维存储器及其制备方法
1.分案申请声明
2.本技术是2021年3月26日递交的发明名称为“三维存储器及其制备方法”、申请号为202110323460.8的中国发明专利申请的分案申请。
技术领域
3.本技术涉及半导体设计及制造领域，更具体地，涉及一种三维存储器(3d nand)的结构及其制备方法。


背景技术：

4.三维存储器的存储阵列包括核心(core)区域和阶梯(stair step，ss)区域，其中核心区域和阶梯区域还可被多个栅线间隙(gate line slit，gls)分割为多个存储块区域(block)。
5.在现有三维存储器的制备工艺中，存储阵列的堆叠结构构建在衬底(例如，硅晶片)上，并且随着堆叠层数的增加，三维存储器包括的介质薄膜层(例如，氧化硅层、氮化硅层、多晶硅层和原硅酸四乙酯(teos)层)变得越来越复杂。当多个层堆叠时，应力可能在晶片中累积并导致上述介质薄膜层形变。其他的制造工艺(例如，刻蚀、填充和热处理)还可能进一步加剧应力和介质薄膜层形变的问题。当介质薄膜层的形变超过一定限度时，最终可能导致晶片发生弯曲或者无法在机台中进行处理。
6.进一步地，由于栅线间隙会将全部的存储块区域和阶梯区域切割成小块，随着堆叠层数的增加，三维存储器结构会变得更加不稳定。同时，由于现有三维存储器的制备工艺的限制，在实现存储阵列的沟道层的导通时，需要去除位于存储阵列的底部的牺牲层，因此会进一步加剧三维存储器结构的不稳定。


技术实现要素：

7.本技术提供了一种可至少部分解决现有技术中存在的上述问题或本领域其他问题的三维存储器。
8.本技术一方面提供了一种三维存储器，包括：衬底；叠层结构，设置于所述衬底上；以及沟道结构，贯穿所述叠层结构并延伸至所述衬底中；栅线间隙结构，贯穿所述叠层结构，并包括在平行于所述衬底的第一方向上间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中，所述第一栅线间隙结构在所述第一方向的尺寸小于所述第二栅线间隙结构在所述第一方向的尺寸。
9.在本技术一个实施方式中，所述第一栅线间隙结构在垂直于所述第一方向的第二方向延伸，并包括第一栅线间隙以及完全填充所述第一栅线间隙的多晶硅层。
10.在本技术一个实施方式中，所述第一栅线间隙结构还包括设置在所述第一栅线间隙与所述多晶硅层之间的氧化层。
11.在本技术一个实施方式中，所述第二栅线间隙结构在垂直于所述第一方向的第二
方向延伸，并包括第二栅线间隙以及设置在所述第二栅线间隙内的填充层。
12.在本技术一个实施方式中，所述填充层为绝缘介电层。
13.在本技术一个实施方式中，所述第二栅线间隙结构还包括设置在所述第二栅线间隙与所述填充层之间的阻隔层。
14.在本技术一个实施方式中，所述衬底依次包括：盖层、导电层、支撑层和衬底介电层，其中，所述盖层靠近所述叠层结构；所述导电层延伸穿过所述沟道结构的沟道层的侧面部分；以及在所述衬底的、与所述第一栅线间隙结构和所述第二栅线间隙结构对应的位置设置有源极触点，所述源极触点从所述衬底的、远离所述叠层结构的一侧引出。
15.本技术另一方面提供了一种三维存储器，包括：衬底；叠层结构，设置于所述衬底上；以及沟道结构，贯穿所述叠层结构并延伸至所述衬底中；栅线间隙结构，贯穿所述叠层结构，并包括在平行于所述衬底的第一方向上间隔设置的第一栅线间隙结构和第二栅线间隙结构，其中，所述第一栅线间隙结构包括多晶硅层；以及所述第二栅线间隙结构包括电介质材料层或者导电材料层。
16.在本技术一个实施方式中，所述第一栅线间隙结构还包括第一栅线间隙，其中，所述多晶硅层完全填充于所述第一栅线间隙。
17.在本技术一个实施方式中，所述第一栅线间隙结构在所述第一方向的尺寸小于所述第二栅线间隙结构在所述第一方向的尺寸。
18.在本技术一个实施方式中，所述第一栅线间隙结构还包括设置在所述第一栅线间隙与所述多晶硅层之间的氧化层。
19.在本技术一个实施方式中，所述第二栅线间隙结构还包括第二栅线间隙以及设置在所述第二栅线间隙内的填充层，其中，所述填充层包括所述电介质材料层或者所述导电材料层。
20.在本技术一个实施方式中，所述填充层为绝缘介电层。
21.在本技术一个实施方式中，所述第二栅线间隙结构还包括设置在所述第二栅线间隙与所述填充层之间的阻隔层。
22.在本技术一个实施方式中，所述衬底依次包括：盖层、导电层、支撑层和衬底介电层，其中，所述盖层靠近所述叠层结构；所述导电层延伸穿过所述沟道结构的沟道层的侧面部分；以及在所述衬底的、与所述第一栅线间隙结构和所述第二栅线间隙结构对应的位置设置有源极触点，所述源极触点从所述衬底的、远离所述叠层结构的一侧引出。
附图说明
23.通过阅读参照以下附图所作的对非限制性实施例的详细描述，本技术的其它特征、目的和优点将会变得更明显。其中：
24.图1是根据本技术的一个实施方式的三维存储器的制备方法流程图；以及
25.图2至图14是根据本技术的一个实施方式的制备方法的工艺示意图。
具体实施方式
26.为了更好地理解本技术，将参考附图对本技术的各个方面做出更详细的说明。应理解，这些详细说明只是对本技术的示例性实施方式的描述，而非以任何方式限制本技术
的范围。在说明书全文中，相同的附图标号指代相同的元件。表述“和/或”包括相关联的所列项目中的一个或多个的任何和全部组合。
27.应注意，在本说明书中，第一、第二、第三等的表述仅用于将一个特征与另一个特征区域分开来，而不表示对特征的任何限制，尤其不表示任何的先后顺序。因此，在不背离本技术的教导的情况下，本技术中讨论的第一侧也可被称作第二侧，第一窗口也可称为第二窗口，反之亦然。
28.在附图中，为了便于说明，已稍微调整了部件的厚度、尺寸和形状。附图仅为示例而并非严格按比例绘制。如在本文中使用的，用语“大致”、“大约”以及类似的用语用作表近似的用语，而不用作表程度的用语，并且旨在说明将由本领域普通技术人员认识到的、测量值或计算值中的固有偏差。
29.还应理解的是，诸如“包括”、“包括有”、“具有”、“包含”和/或“包含有”等表述在本说明书中是开放性而非封闭性的表述，其表示存在所陈述的特征、元件和/或部件，但不排除一个或多个其它特征、元件、部件和/或它们的组合的存在。此外，当诸如“...中的至少一个”的表述出现在所列特征的列表之后时，其修饰整列特征，而非仅仅修饰列表中的单独元件。此外，当描述本技术的实施方式时，使用“可”表示“本技术的一个或多个实施方式”。并且，用语“示例性的”旨在指代示例或举例说明。
30.除非另外限定，否则本文中使用的所有措辞(包括工程术语和科技术语)均具有与本技术所属领域普通技术人员的通常理解相同的含义。还应理解的是，除非本技术中有明确的说明，否则在常用词典中定义的词语应被解释为具有与它们在相关技术的上下文中的含义一致的含义，而不应以理想化或过于形式化的意义解释。
31.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。另外，除非明确限定或与上下文相矛盾，否则本技术所记载的方法中包含的具体步骤不必限于所记载的顺序，而可以任意顺序执行或并行地执行。下面将参考附图并结合实施例来详细说明本技术。
32.此外，在本技术中当使用“连接”或“联接”时可表示相应部件之间为直接的接触或间接的接触，除非有明确的其它限定或者能够从上下文推导出的除外。
33.图1是根据本技术第一实施方式的三维存储器的制备方法1000的流程图。如图1所示，本技术提供一种三维存储器的制备方法1000包括：
34.s1，在衬底上形成叠层结构，并在叠层结构的核心区域中形成贯穿叠层结构并延伸至衬底的沟道结构。
35.s2，在核心区域中形成第一栅线间隙和第二栅线间隙，第一栅线间隙和第二栅线间隙贯穿叠层结构并且在平行于衬底的第一方向上间隔设置，第一栅线间隙将核心区域分割成多个存储块区域，每个存储块区域包括阵列式排布的多个沟道结构和至少一个第二栅线间隙，第一栅线间隙在第一方向的关键尺寸小于第二栅线间隙在第一方向的关键尺寸。
36.下面将结合图2至图14详细说明上述制备方法1000的各个步骤的具体工艺。
37.步骤s1
38.图2是根据本技术一个实施方式的制备方法中提供的衬底100的剖面结构示意图。图3是根据本技术一个实施方式制备方法的、在衬底100上形成叠层结构200后所形成的结构的剖面示意图。图4是根据本技术一个实施方式制备方法的、在叠层结构200中形成阶梯
结构500后所形成的结构的剖面示意图。图5是根据本技术一个实施方式制备方法的、在叠层结构200中形成沟道结构300后所形成的结构的剖面示意图。
39.如图2至图5所示，步骤s1在衬底上形成叠层结构，并在叠层结构的核心区域中形成贯穿叠层结构并延伸至衬底的沟道结构可例如包括：制备复合衬底100；在复合衬底100的一侧形成包括多个子叠层结构的叠层结构200，叠层结构200包括交替叠置的牺牲层220和绝缘层210；以及在叠层结构200中形成沟道结构300，沟道结构300沿叠层厚度方向贯穿叠层结构200并延伸至衬底100中；以及修整叠层结构200的边缘以形成阶梯结构500。
40.具体地，参考图2，在本技术的一个实施方式中，衬底100可例如是复合衬底，用于支撑在其上的器件结构。可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺依次设置基底110、支撑层130、衬底牺牲叠层140和盖层150以形成衬底100。
41.基底110的制备材料可选择任何适合的半导体材料，例如可为单晶硅(si)、单晶锗(ge)、硅锗(gesi)、碳化硅(sic)、绝缘体上硅(soi)、绝缘体上锗(goi)或砷化镓等
ⅲ‑ⅴ
族化合物。在本实施方式中，基底110可选择单晶硅。
42.衬底100的部分区域，例如支撑层130和盖层150，可经由离子注入和扩散工艺由n型或p型掺杂剂掺杂形成。在一些实施方式中，掺杂剂可包括磷(p)、砷(as)和锑(sb)中的任意一种或组合。在本技术的一些实施方式中，支撑层130和盖层150可选择相同的掺杂剂制备，也可选择不同的掺杂剂制备，进一步地，支撑层130和盖层150的掺杂浓度可相同也可不同，本技术对此不作限定。
43.衬底牺牲叠层140可沉积在支撑层130的远离基底110的表面上，衬底牺牲叠层140可包括单层、多层或合适的复合层。例如，衬底牺牲叠层140可包括氧化硅层、氮化硅层和氮氧化硅层中的任意一个或多个。具体地，在本技术的一个实施方式中，衬底牺牲叠层140包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。衬底牺牲叠层140可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本技术的一个实施方式中，形成牺牲层的示例性材料是多晶硅。
44.进一步地，在基底110与支撑层130之间，还可设置第二衬底牺牲叠层120。同样地，第二衬底牺牲叠层120可沉积在基层110表面上，第二衬底牺牲叠层120可包括单层、多层或合适的复合层。在本技术的一个实施方式中，第二衬底牺牲叠层120可包括依次设置的介质层、牺牲层和介质层，其中，介质层可以是氮化硅层，牺牲层可以是氧化硅层。第二衬底牺牲叠层120可包括电介质材料、半导体材料和导电材料中的任意一个或多个。例如，牺牲层可以是单晶硅或多晶硅，具体地，在本技术的一个实施方式中，形成牺牲层的示例性材料是多晶硅。
45.参考图3，在形成盖层150之后，可通过一个或多个薄膜沉积工艺在衬底100的一侧形成叠层结构200，薄膜沉积工艺可包括但不限于cvd、pvd、ald或其任何组合，本技术对此不作限定。叠层结构200可包括多对彼此交替地堆叠的绝缘层210和牺牲层220。例如，叠层结构200可包括64对、128对或多于128对的绝缘层210和牺牲层220。在一些实施方式中，绝缘层210和牺牲层220可分别包括第一电介质材料和与第一电介质材料不同的第二电介质材料。用于形成绝缘层210和牺牲层220的示例性材料分别包括氧化硅和氮化硅。氧化硅层
可用作隔离堆叠层，而氮化硅层可以用作牺牲堆叠层。随后可刻蚀掉牺牲堆叠层，并用包括导电材料的导体层替换牺牲堆叠层。
46.上文中对单个叠层结构200的制备方法进行了说明。事实上，随着三维存储器存储量需求的不断增加，存储叠层逐渐增大。为突破传统工艺极限的限制，可采用双堆叠技术或多堆叠技术，通过在叠层结构的厚度的方向上依次堆叠的n个(n≥2)子叠层结构形成叠层结构，其中，每个子叠层结构可包括多个交替层叠设置的绝缘层和栅极牺牲层。每个子叠层结构的层数可相同，也可不同。然而本领域技术人员可以理解的是，可以在多叠层结构或单叠层结构的基础上进行后续制备工艺。
47.参考图4，阶梯结构500可通过对叠层结构200的边缘部分执行多个“修整-刻蚀”循环以使叠层结构200具有一个或多个倾斜的边缘以及比底部(靠近衬底100)介电层对(如图2所示的绝缘层210和牺牲层220)要短的顶部(远离衬底100)介电层对。阶梯形成工艺中可使用任何合适的刻蚀工艺(包括干法刻蚀工艺和湿法刻蚀工艺中的任意一种或组合)。进一步地，还可形成电介质层510以覆盖阶梯。
48.参考图5，沟道结构300包括填充有半导体层和复合电介质层的沟道孔310。沟道孔310可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。也可执行其他制造工艺，例如包括光刻、清洁和化学机械抛光的图案化工艺等。沟道孔310可具有贯穿叠层结构200并延伸至衬底100的支撑层130的圆柱形或柱形形状。
49.进一步地，在采用多堆叠技术形成叠层结构后，叠层结构可包括n个子叠层结构，相应地，沟道孔也可包括n个子沟道孔，其中，n个子叠层结构与n个子沟道孔一一对应，n≥2。采用多堆叠技术在叠层结构中形成沟道孔可包括：在衬底的一侧形成第一子叠层结构并形成贯穿第一子叠层结构以及延伸至衬底中的第一子沟道孔；继续形成后续子叠层结构和子沟道孔，直到形成第n子叠层结构和第n子沟道孔，其中除第n子沟道孔之外的n-1个子沟道孔中相应地填入有n-1个填孔牺牲层；以及基于第n子沟道孔去除n-1个填孔牺牲层，使得n个子沟道孔中上下相邻的子沟道孔彼此至少部分对准，得到沟道孔。
50.在形成沟道孔310后，可通过诸如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)或其任何组合的薄膜沉积工艺在沟道孔310的内壁(内侧壁和靠近衬底100的底部)上依次形成功能层320和沟道层330。
51.功能层320可包括在沟道孔310的内壁上形成的以阻挡电荷流出的阻挡层(未示出)、在阻挡层的表面上以在三维存储器的操作期间存储电荷的电荷捕获层(未示出)、以及在电荷捕获层的表面上的隧道绝缘层(未示出)。阻挡层可包括一个或多个层，该一个或多个层可包括一种或多种材料。用于阻挡层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。电荷捕获层可包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于电荷捕获层的材料可包括多晶硅、氮化硅、氮氧化硅、纳米晶体硅、另一种宽带隙材料等。隧道绝缘层可以包括一个或多个层，该一个或多个层可以包括一种或多种材料。用于隧道绝缘层的材料可包括氧化硅、氮化硅、氮氧化硅、诸如氧化铝或氧化铪的高k电介质材料、另一种宽带隙材料等。
52.在一些实施方式中，功能层320可包括氧化物-氮化物-氧化物(ono)结构。然而，在一些其他实施方式中，功能层320可具有不同于ono配置的结构。例如，功能层320可包括氧化硅层、氮化硅层和另一氧化硅层。
53.沟道层330能够用于输运所需的电荷(电子或空穴)。在一些实施方式中，沟道层330可包括硅，例如非晶硅、多晶硅或单晶硅。根据本技术的一个示例性实施方式，沟道层330的材质包括但不限于p型掺杂的多晶硅。与沟道孔310类似，沟道层330也延伸穿过叠层结构200并进入衬底100的支撑层130中。
54.根据本技术的一个实施方式的三维存储器的制备方法1000还包括：在沟道孔310的远离衬底100的顶部形成沟道插塞。
55.具体地，可采用填充介质层填充沟道孔310。填充介质层可包括氧化介质层，例如氧化硅等。进一步地，在填充过程中，可通过控制沟道填充工艺，在填充介质层中形成多个绝缘间隙以减轻结构应力。然后在填充介质层位于沟道孔310的顶部的部分中形成沟道插塞。沟道插塞的材料可选用与沟道层330相同的材料制备，例如p型掺杂的多晶硅等。
56.在本技术的一些实施方式中，可在形成阶梯结构500之后，刻蚀沟道孔310。在一些其他实施方式中，也可形成阶梯结构500之前形成沟道孔310。
57.参考图6a和图6b，在叠层结构200中可包括核心阵列区域01和阶梯区域02。根据一些实施方式，核心阵列区域可设置在叠层结构的中央，并包括两个在叠层结构的边缘的阶梯区域。根据一些实施方式，可将阶梯区域设置在在叠层结构的中央，并且将两个核心阵列区域设置在叠层结构的边缘。可通过栅线间隙结构对叠层结构的核心区域进行分割，形成多个存储块区域。在一些实施方式中，属于存储块的三维存储器单元可在块擦除操作中一起被重置。进一步地，一对栅线间隙结构可在其间限定了一个存储块(例如，存储块001)。一个或多个附加的栅线间隙结构可形成在一对栅线间隙结构之间。
58.如图6a所示，在传统的三维存储器制备工艺中，核心区域01中所有的栅线间隙结构的关键尺寸都是一样的。相反地，在本技术提供的三维存储器制备工艺中，将用于分割核心区域的第一栅线间隙400a的关键尺寸设置成小于存储块区域(例如，存储块001)内形成的第二栅线间隙400b的关键尺寸。通过上述限定，可有效地增大有效存储单元阵列面积，如图6b所示的面积s即为增大的有效存储单元阵列面积。
59.步骤s2
60.图7为根据本技术的一个实施方式的三维存储器的叠层结构中核心区域的一个存储块区域的局部结构剖面示意图。
61.具体地，参考图7，根据本技术的一个实施方式的三维存储器的制备方法1000还包括：形成第一栅线间隙400a和第二栅线间隙400b，第一栅线间隙400a和第二栅线间隙400b贯穿叠层结构200并且在平行于衬底100的第一方向上(y方向)间隔设置，第一栅线间隙400a将核心区域01(如图6b所示)分割成多个存储块区域，每个存储块区域包括阵列式排布的多个沟道结构300和至少一个第二栅线间隙400b。第一栅线间隙400a在第一方向的关键尺寸cd1小于存储块区域(例如，存储块001)内形成的第二栅线间隙400b在第一方向的关键尺寸cd2。
62.在本技术的一个实施方式中，可在衬底100的设置叠层结构200的表面设定相互垂直的x方向和y方向(分别对应第二方向和第一方向)，并将平行于该表面的平面设定为x-y平面，将垂直于x-y平面的方向设定为z方向。在核心区域11中包括多个沿z方向贯穿叠层结构200、并延伸至衬底100的沟道结构300。每个沟道结构可具有在x-y平面中的圆形形状，以及在x-z平面和y-z平面中的柱形形状。此外在y方向(第一方向)间隔设置的第一栅线间隙
400a和第二栅线间隙400b可在x方向(第二方向)延伸，并形成在x-y平面中近似长方形形状的开口(如图6b所示)，其中第一栅线间隙400a和第二栅线间隙400b在第一方向的关键尺寸cd1和cd2为长方形形状的宽边尺寸。
63.第一栅线间隙400a和第二栅线间隙400b可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合来形成。第一栅线间隙400a和第二栅线间隙400b可延伸穿过叠层结构200，并在近似垂直于衬底100的方向上到达盖层150。
64.如图8所示，在本技术的一个实施方式中，为了加强三维存储器中被划分的多个存储块区域之间的牢固性，增强三维存储器结构在栅线间隙结构的延伸方向的稳定性，可在第一栅线间隙400a中完全填充多晶硅。
65.具体地，可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在叠层结构200的远离衬底100的表面上形成多晶硅层410。并确保多晶硅层410完全填充在第一栅线间隙400a中。由于第二栅线间隙400b的关键尺寸大于第一栅线间隙400a的关键尺寸，所以在第一栅线间隙400a中完全填充多晶硅层410时，第二栅线间隙400b的内壁上可形成多晶硅层410，但第一栅线间隙400a的内部还有未填充的剩余空间。
66.进一步地，还可通过例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，例如包括光刻、清洁和/或化学机械抛光(cmp)的图案化工艺去除多余的残留在叠层结构200的远离衬底100的表面上的多晶硅层410。
67.此外，如图7所示，在第一栅线间隙400a和第二栅线间隙400b形成多晶硅层410之前，还可在第一栅线间隙400a和第二栅线间隙400b的内壁上形成氧化层420。
68.如图9至图12所示，根据本技术的一个实施方式，本技术的三维存储器的制备方法1000还包括：在第二栅线间隙400b的底部形成第一开口10以暴露出衬底牺牲叠层140；通过第一开口10，去除衬底牺牲叠层140形成空腔141；去除暴露在空腔中的、沟道孔300的侧壁上的功能层320，至暴露出沟道层330，以形成第一衬底间隙13；以及在第一衬底间隙13中填充导电材料形成与沟道层330连接的导电层600。
69.具体地，可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，去除在第二栅线间隙400b中的多晶硅层410(如图8所示)并打开第二栅线间隙400b的底部以形成第一开口10直至暴露出衬底牺牲叠层140。
70.可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，通过第一开口10，去除衬底牺牲叠层140以形成空腔141，在空腔141中可暴露在沟道孔300的侧壁底部形成的阻挡层。接着，可以执行多个选择性刻蚀工艺(例如，多个选择性湿法刻蚀工艺)以相继去除功能层320的阻挡层、电荷捕获层和隧道绝缘层的暴露部分，直至暴露沟道层330的侧部，以形成第一衬底间隙13。
71.可采用半导体材料(例如，多晶硅)并通过例如通过cvd或pvd等沉积工艺填充第一衬底间隙13，以形成可导电层600。在一个实施方式中，导电层600可以是半导体层，半导体层600可以是n型掺杂的多晶硅层。半导体层600可形成在衬底100的掺杂区的暴露表面上并与沟道层330的底侧部分连接。
72.如图13所示，本技术的三维存储器的制备方法1000还包括在叠层结构200中设置栅极层230的步骤。设置栅极层230的步骤可例如包括：基于第二栅线间隙400b去除牺牲层220(如图12所示)以形成牺牲间隙；在牺牲间隙的内壁和第二栅线间隙400b的内壁上形成
阻隔层440；在牺牲间隙内形成栅极层230；以及第二栅线间隙400b中设置填充层430。
73.具体地，可将第二栅线间隙400b作为提供刻蚀剂和化学前体的通路，采用例如湿法腐蚀等工艺去除叠层结构200中的全部牺牲层220(如图12所示)以形成牺牲间隙。可采用例如cvd、pvd、ald或其任何组合等薄膜沉积工艺在牺牲间隙中形成栅极层230。栅极层230可选用导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
74.进一步地，还可选择例如氧化物等电介质材料或者金属等导电材料填充第二栅线间隙400b，以形成填充层430。作为一种选择，还可选择与绝缘层210(如图2所示)相同的材料进行填充，例如氧化硅。
75.此外，在形成牺牲间隙之后，可选择先在牺牲间隙的内壁和第二栅线间隙400b的内壁上形成阻隔层440，之后在阻隔层440的位于牺牲间隙的内壁的部分的上形成栅极层230，并在阻隔层440的位于第二栅线间隙400b的内壁的部分上形成填充层430。可采用例如通过cvd或pvd等沉积工艺或氧化工艺等其他合适的工艺形成阻隔层440。在本技术的一个实施方式中，可选择由高介电常数介质材料在牺牲间隙的内壁和第二栅线间隙400b的内壁上形成阻隔层440。
76.栅极层230可作为字线横向(垂直于叠层结构200的厚度方向)地延伸，在叠层结构200的一个或多个阶梯结构500处终止。
77.此外，本技术的三维存储器的制备方法1000还包括设置源极触点的步骤。设置源极触点的步骤可采用从衬底的背面实施的方式制备，同样地，本领域技术人员可以理解的是，设置源极触点的步骤也可通过其他方法，例如在叠层结构的正面(远离衬底的表面)设置。以下将参照图14描述形成源极触点的方法之一。
78.具体地，如图14所示，设置源极触点700的步骤包括：在衬底100的未设置叠层结构200的背面设置第二开口，第二开口对应第一栅线间隙400a和第二栅线间隙400b；通过第二开口，去除第二衬底牺牲叠层120(如图2所示)形成空腔；在空腔中填充绝缘材料并在第二开口内填充导电材料以形成源极触点700。
79.具体地，可采用例如干法刻蚀工艺或干法和湿法刻蚀工艺的组合，或者也可执行其他制造工艺，以在衬底100的背面形成第二开口直至暴露出第二衬底牺牲叠层120(如图13所示)。第二开口对应第一栅线间隙400a和第二栅线间隙400b。
80.可采用例如通过cvd或pvd等沉积工艺或氧化工艺等其他合适的工艺，由绝缘材料(例如，氧化硅)填充上述空腔形成衬底介电层170。
81.可采用例如通过cvd或pvd等沉积工艺或其他合适的工艺，在第二开口中完全填充导电材料，例如钨(w)、钴(co)、铜(cu)、铝(al)、掺杂晶体硅或者硅化物中的任意一种或者组合。
82.本技术提供的三维存储器制备方法，缩小了作为存储块区域划分的栅线间隙的关键尺寸，可有效地增加有效存储单元阵列面积，同时可增加三维存储器结构的稳定性。
83.进一步地，通过在作为存储块区域划分的栅线间隙中完全填充多晶硅，可加强被划分的多个存储块区域之间的牢固性，增强三维存储器结构在栅线间隙结构的延伸方向的稳定性。
84.本技术的另一方面还提供了一种三维存储器。该三维存储器可采用上述实施方式
中的任一制备方法制备。再次参考图13，该三维存储器可包括：衬底100、叠层结构200(包括绝缘层210和栅极层230)、沟道结构300、第一栅线间隙结构(包括第一栅线间隙400a和多晶硅层410)和第二栅线间隙结构(包括第二栅线间隙400b和填充层430)。
85.具体地，叠层结构200由贯穿叠层结构200的第一栅线间隙结构分割成多个存储块区域(例如，001)，每个存储块区域包括阵列式排布的多个沟道结构300；每个存储块区域设置有与第一栅线间隙结构平行的贯穿叠层结构200的第二栅线间隙结构。第一栅线间隙结构和第二栅线间隙结构在y方向(第一方向)间隔设置，第一栅线间隙结构在y方向的关键尺寸cd1小于第二栅线间隙结构在y方向的关键尺寸cd2。
86.在本技术的一个实施方式中，第一栅线间隙结构沿x方向(第二方向)连续延伸，并包括第一栅线间隙400a以及完全填充第一栅线间隙400a的多晶硅层410。此外，作为一种选择，第一栅线间隙结构还包括设置在第一栅线间隙400a与多晶硅410之间的氧化层420(如图7所示)。
87.在本技术的一个实施方式中，第二栅线间隙结构沿x方向(第二方向)连续延伸，并包括第二栅线间隙400b以及设置在第二栅线间隙400b内的填充层430。此外，作为一种选择，第二栅线间隙结构还包括设置在第二栅线间隙400b与填充层430之间的阻隔层440。进一步地，在本技术的一个实施方式中，填充层430可以是绝缘介电层。此外，在本技术的一个实施方式中，阻隔层440可选择为高介电常数介质层。
88.在本技术的一个实施方式中，衬底100依次包括：盖层150、导电层600、支撑层130和衬底介电层170(如图14所示)。盖层150靠近叠层结构200。导电层600延伸穿过沟道结构300的沟道层330的侧面部分。在衬底100的、与第一栅线间隙400a和第二栅线间隙400b对应的位置设置有源极触点700(如图14所示)，源极触点700从衬底100的、远离叠层结构200的一侧引出。
89.由于在上文中描述制备方法1000时涉及的内容和结构可完全或部分地适用于在这里描述的三维存储器，因此与其相关或相似的内容不再赘述。
90.在本技术提供的三维存储器中作为存储块区域划分的栅线间隙具有相对较小的关键尺寸，可有效地增加有效存储单元阵列的面积，同时可增加三维存储器结构的稳定性。
91.进一步地，通过在作为存储块区域划分的栅线间隙中完全填充多晶硅，可加强被划分的多个存储块区域之间的牢固性，增强三维存储器结构在栅线间隙结构的延伸方向的稳定性。
92.以上描述仅为本技术的实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本技术中所涉及的保护范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离技术构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本技术中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。