半导体结构及其形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.为了满足持续不断的逻辑芯片微缩的需要，在金属间距非常紧密时，为了优化电源供电能力，目前一种方法是将电源轨向下移动到基底中形成掩埋电源轨(buried power rails，bpr)。
3.掩埋电源轨结构中，将电源轨埋入衬底中，深入浅沟槽隔离(sti)模块，从而有利于释放互连的布线资源；而且，掩埋电源轨为采用节距微缩而增加beol电阻的技术提供了较低的电阻局部电流分布；此外，掩埋电源轨还有利于减少vdd、vss、字线和位线的栅格状分布所受到布线拥塞和电阻退化的影响，提高写入裕度和读取速度。此外，在晶体管中，掩埋电源轨通常与源漏互连层相连，从而通过源漏互连层向源漏掺杂区供电。
4.但是，目前掩埋电源轨与源漏互连层之间的电连接性能较差。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构及其形成方法，优化源漏互连层和掩埋电源轨之间的电连接性能。
6.为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底，包括多个分立的器件区和位于所述器件区之间的电源轨道区；凸起部，分立于所述器件区的衬底上；沟道结构，位于所述凸起部上；隔离层，位于所述衬底上且围绕所述凸起部且露出所述沟道结构；掩埋电源轨，贯穿于所述电源轨道区的隔离层和部分厚度衬底内，所述掩埋电源轨与凸起部之间平行间隔设置；栅极结构，位于所述隔离层上且横跨所述沟道结构；源漏掺杂区，位于所述栅极结构两侧的沟道结构中；层间介质层，位于所述栅极结构的侧部的隔离层上且覆盖所述源漏掺杂区；源漏互连层，贯穿所述源漏掺杂区和掩埋电源轨顶部上的所述层间介质层，所述源漏互连层与所述源漏掺杂区相接触，并且所述源漏互连层的底部与所述掩埋电源轨的顶面相接触。
7.相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底，包括多个分立的器件区和位于所述器件区之间的电源轨道区，所述器件区的衬底上形成有分立的凸起部，所述凸起部上形成有沟道结构，所述衬底上形成有围绕所述凸起部的隔离层，所述隔离层暴露出所述沟道结构，所述电源轨道区的隔离层和部分厚度衬底中形成有掩埋电源轨，所述掩埋电源轨与所述凸起部之间平行间隔设置；形成位于所述隔离层上且横跨所述沟道结构的栅极结构、位于所述栅极结构两侧的沟道结构中的源漏掺杂区，以及位于所述栅极结构侧部的隔离层上且覆盖所述源漏掺杂区的层间介质层；形成贯穿所述源漏掺杂区和掩埋电源轨顶部上的所述层间介质层的源漏互连层，所述源漏互连层与所述源漏掺杂区相接触，并且所述源漏互连层的底部与所述掩埋电源轨的顶面相接触。
8.与现有技术相比，本发明实施例的技术方案具有以下优点：
9.本发明实施例提供的半导体结构，所述源漏互连层与所述源漏掺杂区相接触，并且所述源漏互连层的底部还与所述掩埋电源轨的顶面相接触，从而所述源漏互连层与所述掩埋电源轨之间无需通过接触插塞(via)实现电连接，这不仅缩短了所述源漏互连层和掩埋电源轨之间的电流传输路径，而且还防止接触插塞的电阻过大对源漏互连层与掩埋电源轨之间电连接性能产生不良影响，进而优化了所述源漏互连层和掩埋电源轨之间的电连接性能，提高供电效率。
10.本发明实施例提供的半导体结构的形成方法中，在形成源漏互连层的步骤中，所述源漏互连层与所述源漏掺杂区相接触，并且所述源漏互连层的底部还与所述掩埋电源轨的顶面相接触，从而所述源漏互连层与所述掩埋电源轨之间无需通过接触插塞(via)实现电连接，这不仅缩短了所述源漏互连层和掩埋电源轨之间的电流传输路径，而且还防止接触插塞的电阻过大对源漏互连层与掩埋电源轨之间电连接性能产生不良影响，进而优化了所述源漏互连层和掩埋电源轨之间的电连接性能，提高供电效率。
附图说明
11.图1是一种半导体结构的局部剖面结构示意图；
12.图2至图3是本发明半导体结构一实施例的结构示意图；
13.图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
14.由背景技术可知，目前掩埋电源轨与源漏互连层之间的电连接性能较差。
15.具体地，结合参考图1，是一种半导体结构的局部剖面结构示意图，源漏互连层1贯穿源漏掺杂区2顶部的层间介质层3，用于实现源漏掺杂区2与外部电路之间的电连接，而掩埋电源轨4位于衬底5中，掩埋电源轨4的顶面低于源漏互连层1的底面，因此，如图1所示，源漏互连层1与掩埋电源轨4之间通常需要电源轨接触插塞(via)6实现电连接。
16.其中，电源轨接触插塞6的深宽比通常较大，导致电源轨接触插塞6的电阻较高，进而导致源漏互连层与1掩埋电源轨4之间的电连接性能不佳，影响对源漏掺杂区2的供电效率。尤其是，随着器件尺寸的不断微缩，电源轨接触插塞6的关键尺寸也不断缩小，电源轨接触插塞6的深宽比不断增大，电源轨接触插塞6对源漏互连层1与掩埋电源轨4之间电连接性能的影响，越来越不容忽视。
17.为了解决技术问题，本发明实施例提供一种半导体结构，源漏互连层与源漏掺杂区相接触，并且源漏互连层的底部还与掩埋电源轨的顶面相接触，从而源漏互连层与掩埋电源轨之间无需通过接触插塞(via)实现电连接，这不仅缩短了源漏互连层和掩埋电源轨之间的电流传输路径，而且还防止接触插塞的电阻过大对源漏互连层与掩埋电源轨之间电连接性能产生不良影响，进而优化了源漏互连层和掩埋电源轨之间的电连接性能、提高供电效率。
18.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图2至图3，分别为俯视图、图2沿a-a1方向的剖面图，示出了本发明半导体结构一实施例的结构示意图。
end of line，beol)电阻的技术，还有利于提供较低的电阻局部电流分布。
31.掩埋电源轨120和沟道结构110均沿横向延伸，且掩埋电源轨120与沟道结构110之间具有间隔。与横向相垂直的方向为纵向。
32.掩埋电源轨120的材料为导电材料。本实施例中，掩埋电源轨120的材料为金属材料，例如co、w、ni和ru中的一种或多种。通过选用这些材料，使得掩埋电源轨120的电阻率低，有利于改善rc延迟、提高芯片的处理速度和供电效率。
33.本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平。
34.掩埋电源轨120的顶面与隔离层115的顶面相齐平，从而掩埋电源轨120的顶面暴露出隔离层115的顶面，掩埋电源轨120的顶面高度较高，源漏互连层180的底部更易于与掩埋电源轨120的顶面相接触，有利于降低形成源漏互连层的工艺难度、提高工艺兼容性和工艺稳定性。
35.在其他实施例中，掩埋电源轨的顶面高于衬底的顶面，且低于隔离层的顶面；半导体结构还包括：覆盖介质层，位于隔离层中且位于掩埋电源轨顶面。
36.覆盖介质层用于隔离掩埋电源轨与栅极结构，或者隔离掩埋电源轨与其他位于隔离层上的导电结构。覆盖介质层的材料为介质材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。作为一示例，覆盖介质层与隔离层的材料相同，有利于提高工艺兼容性。
37.具体地，覆盖介质层的顶面与隔离层的顶面齐平，以便使得隔离层顶面为平坦表面，进而有利于栅极结构的形成。
38.掩埋电源轨120的顶面低于或齐平于隔离层115的顶面；沿垂直于衬底100表面的方向，掩埋电源轨120的顶面与隔离层115顶面之间的距离不宜过大，否则掩埋电源轨120顶面上的覆盖介质层过厚，源漏互连层需要贯穿覆盖介质层才能与掩埋电源轨120的顶面相接触，掩埋电源轨120顶面上的覆盖介质层过厚，相应导致源漏互连层180过深，容易增加源漏互连层180的形成难度，还易降低工艺兼容性、增加工艺风险。为此，本实施例中，沿垂直于衬底100表面的方向，掩埋电源轨120顶面与隔离层115顶面之间的距离为0nm至15nm。
39.其中，掩埋电源轨120的顶面与隔离层115顶面之间的距离为0nm时，掩埋电源轨120的顶面齐平于隔离层115的顶面。
40.本实施例中，半导体结构还包括：绝缘层125，位于掩埋电源轨120与衬底100之间、以及掩埋电源轨120与隔离层115之间。绝缘层125用于实现掩埋电源轨120与衬底100之间的电隔离。绝缘层125的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。
41.在器件工作时，栅极结构130用于控制导电沟道的开启或关断。
42.具体地，本实施例中，栅极结构130横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。在其他实施例中，当沟道结构为与凸起部悬空设置的沟道结构层时，栅极结构横跨沟道结构层且包围沟道层。
43.栅极结构130的延伸方向垂直于沟道结构110的延伸方向，也就是说，栅极结构130沿纵向延伸。本实施例中，栅极结构130的数量为多个，多个栅极结构130沿横向间隔排列。
44.本实施例中，栅极结构130为金属栅极(metal gate)结构。其他实施例中，栅极结构还可以为其他类型的栅极结构，例如：多晶硅或非晶硅栅极结构等。
45.栅极结构130的材料为导电材料。栅极结构130的材料包括：tial、tialc、taaln、
tialn、mon、tacn、aln、ta、tin、tan、tasin、tisin、w、co、al、cu、ag、au、pt和ni中的任意一种或多种。具体地，栅极结构130可以包括功函数层(图未示)和位于功函数层上的金属电极层，或者，栅极结构130为功函数层，或者，栅极结构130为金属电极层。
46.本实施例中，半导体结构还包括：栅介质层(图未示)，位于栅极结构130与沟道结构110之间。本实施例中，栅介质层还位于栅极结构130与隔离层115顶面之间。栅介质层用于实现栅极结构130与导电沟道之间的绝缘。
47.具体地，当掩埋电源轨120的顶面与隔离层115的顶面相齐平时，栅介质层还位于栅极结构130与掩埋电源轨120之间，用于实现栅极结构130与掩埋电源轨120之间的绝缘。其他实施例中，当掩埋电源轨的顶面低于隔离层的顶面，且掩埋电源轨的顶面上还形成有覆盖介质层时，栅介质层相应还位于栅极结构与覆盖介质层之间。
48.栅介质层的材料包括：hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3、al2o3、氧化硅和掺氮氧化硅中的一种或多种。具体地，栅介质层可以包括栅氧化层和位于栅氧化层上的高k栅介质层，或者，栅介质层为栅氧化层，或者，栅介质层为高k栅介质层。
49.所述半导体结构还包括：侧墙(图未示)，位于栅极结构130的侧壁上。侧墙用于保护栅极结构130的侧壁，还用于定义源漏掺杂区140的形成位置。
50.源漏掺杂区140用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区140用于提供载流子源。具体地，源漏掺杂区140位于栅极结构130和侧墙两侧的沟道结构110内。本实施例中，源漏掺杂区140位于栅极结构130和侧墙两侧的鳍部内。
51.本实施例中，所述源漏掺杂区140包括掺杂有离子的应力层，应力层用于为沟道区提供应力，从而提高载流子的迁移率。当形成pmos晶体管时，源漏掺杂区140包括掺杂有p型离子的应力层，应力层的材料为si或sige；当形成nmos晶体管时，源漏掺杂区140包括掺杂有n型离子的应力层，应力层的材料为si或sic。
52.层间介质层150用于隔离相邻器件，还用于电隔离相邻的导电结构。本实施例中，层间介质层150位于栅极结构130侧部的隔离层115上。
53.本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平，层间介质层150还覆盖掩埋电源轨120的顶面。其他实施例中，当掩埋电源轨的的顶面低于隔离层的顶面，且掩埋电源轨的顶部上还形成有覆盖介质层上时，层间介质层相应还覆盖所述覆盖介质层。
54.层间介质层150的材料为绝缘材料。本实施例中，层间介质层150的材料为氧化硅。需要说明的是，为方便示意和说明，仅在剖面图中示意出隔离层115和层间介质层150。
55.源漏互连层180与源漏掺杂区140相接触，以使源漏掺杂区140与外部电路或其他互连结构之间实现电连接。源漏互连层180的底部与掩埋电源轨120的顶面相接触，从而源漏互连层180与掩埋电源轨120之间能够电性连接，进而在器件工作时，能够通过掩埋电源轨120向源漏掺杂区140供电。
56.并且，源漏互连层180的底部与掩埋电源轨120的顶面相接触，从而所述源漏互连层180与掩埋电源轨120之间无需通过接触插塞(via)实现电连接，这不仅缩短了源漏互连层180和掩埋电源轨120之间的电流传输路径，而且还有利于防止所述接触插塞的电阻对源漏互连层与掩埋电源轨之间电连接性能产生不良影响，进而优化了源漏互连层180和掩埋电源轨120之间的电连接性能、提高供电效率。
57.具体地，本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平，从而源漏
互连层180贯穿源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150时，便能够使源漏互连层180与源漏掺杂区140相接触，以及使源漏互连层180的底面与掩埋电源轨120相接触，有利于降低使源漏互连层180与掩埋电源轨120之间直接接触的难度。
58.在其他实施例中，当掩埋电源轨的顶面低于隔离层的顶面，且掩埋电源轨的顶面上还形成有覆盖介质层时，源漏互连层相应贯穿源漏掺杂区顶部上的层间介质层，以及掩埋电源轨顶部上的覆盖介质层和层间介质层，也能够实现源漏互连层与源漏掺杂区相接触、以及源漏互连层的底部与掩埋电源轨的顶面相接触的目的。
59.本实施例中，源漏互连层180沿纵向延伸，源漏互连层180的延伸方向与掩埋电源轨120的延伸方向相垂直。
60.本实施例中，源漏互连层180的底部与掩埋电源轨120的顶面相齐平，便能够实现源漏互连层180的底部与掩埋电源轨120的顶面相接触的目的，且源漏互连层180的底面不至于过低，有利于提高工艺兼容性和工艺稳定性。
61.在其他实施例中，源漏互连层的底部还可以低于掩埋电源轨的顶面，且高于衬底的顶面，相应也能够使得源漏互连层的底部与掩埋电源轨的顶面相接触，而且，还有利于保证各个源漏互连层的底部均能够与掩埋电源轨的顶面相接触，降低由于源漏互连层的底部高度不一致，而导致部分源漏互连层不能与掩埋电源轨相接触的几率，相应保障了源漏互连层与掩埋电源之间的电连接性能。具体地，源漏互连层还贯穿于部分厚度的隔离层中。
62.源漏互连层180的材料为导电材料，源漏互连层180的材料包括：w、co、cu、ru以及ni中的一种或几种。材料的电阻率较低，有利于降低源漏互连层180的电阻，进而有利于降低rc延迟，提升半导体结构的性能。
63.本实施例中，半导体结构还包括：硅化物层170，位于源漏互连层180与源漏掺杂区140之间。硅化物层170用于减小源漏互连层180与源漏掺杂区140之间的接触电阻，并且，在器件工作时，电流通过源漏互连层180流经硅化物层170的表面。本实施例中，硅化物层170的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
64.可选方案中，半导体结构还包括：分割层190，贯穿位于电源轨道区100b的部分源漏互连层180，分割层190沿纵向分割位于相邻器件区100a的源漏互连层180。
65.通过设置分割层190，从而能够基于设计要求，将源漏互连层180在不需要相连的位置处断开，以及将不需要与掩埋电源轨120电连接的源漏互连层180与掩埋电源轨120之间隔离，提高了源漏互连层180的设计自由度。
66.在其他实施例中，基于实际工艺需求，半导体结构中还可以不设置分割层，沿纵向相邻器件区的源漏互连层相连。
67.作为一示例，形成源漏互连层180的步骤包括：形成贯穿源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150的源漏互连槽；在源漏互连槽中形成源漏互连层180。
68.其中，在形成所述源漏互连槽的步骤中，将沿纵向位于相邻器件区100a之间的部分宽度的层间介质层150保留，用于作为所述分割层190。相应地，分割层190的材料与层间介质层150的材料相同。在其他实施例中，分割层的材料还可以与层间介质层的材料不同，分割层的材料还可以是其他具有电隔离作用的材料。
69.作为一示例，位于所述分割层190任意一侧的源漏互连层180与掩埋电源轨120相接触。
70.相应的，本发明还提供一种半导体结构的形成方法。图4至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
71.以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
72.参考图4至图8，提供衬底100，包括多个分立的器件区100a和位于器件区100a之间的电源轨道区100b，器件区100a的衬底100上形成有分立的凸起部105，凸起部105上形成有沟道结构110，衬底100上形成有围绕凸起部105的隔离层115，隔离层115暴露出沟道结构110，电源轨道区100b的隔离层115和部分厚度衬底100中形成有掩埋电源轨120，掩埋电源轨120与凸起部105之间平行间隔设置。
73.衬底100用于为后续制程提供工艺平台。衬底100的材料包括：单晶硅、锗、锗化硅、碳化硅、氮化镓、砷化镓和镓化铟中的一种或多种。本实施例中，衬底100为硅衬底。
74.器件区100a用于形成场效应晶体管，例如：pmos晶体管和nmos晶体管中的一种或两种。电源轨道区100b用于设置掩埋电源轨120。
75.本实施例中，凸起部105与衬底100为一体型结构，凸起部105的材料与衬底100的材料相同，均为硅。对凸起部105的材料的详细描述，请参考前述实施例中的相应描述，在此不再赘述。
76.在器件工作时，沟道结构110用于提供场效应晶体管的导电沟道。本实施例中，沟道结构110的数量为多个，多个沟道结构110之间平行间隔排列。
77.作为一种示例，器件区100a用于形成鳍式场效应晶体管(finfet)。相应地，沟道结构110为鳍部。具体地，鳍部与凸起部105相连。本实施例中，鳍部与凸起部105为一体型结构。
78.本实施例中，鳍部的材料与衬底100的材料相同，鳍部的材料为硅。对鳍部材料的详细描述，请参考前述实施例中的相应描述，在此不再赘述。
79.在其他实施例中，当第一器件和第二器件为全包围栅极晶体管或叉型栅极晶体管时，沟道结构还可以为沟道结构层，沟道结构层与凸起部之间间隔设置，沟道结构层包括一个或多个依次间隔设置的沟道层。具体地，在提供衬底的步骤中，沟道层与凸起部之间、或相邻的沟道层之间还形成有牺牲层，牺牲层用于支撑沟道层，以便为后续实现沟道层的间隔悬空设置提供工艺基础，牺牲层还用于为后续形成栅极结构占据空间位置。
80.本实施例中，沟道结构110与凸起部105均沿横向延伸，且多个凸起部105、或多个沟道结构110之间沿纵向依次间隔排列。其中，横向与纵向相垂直。
81.隔离层115用于隔离相邻凸起部105，隔离层115还用于隔离衬底100与后续栅极结构。隔离层115包括氧化硅、氮氧化硅和氮化硅中的一种或多种。本实施例中，隔离层115的顶面与凸起部105的顶面相齐平。
82.掩埋电源轨120用于为芯片的不同组件提供电源。本实施例中，掩埋电源轨120位于电源轨道区100b的衬底100中，掩埋电源轨120为埋入式电源轨(bpr)，有利于释放后段互连的布线资源，并且有利于降低标准单元的高度，以满足持续不断的逻辑芯片微缩的需要，此外，埋入式电源轨采用节距微缩而增加后段(beol)电阻的技术，还有利于提供较低的电阻局部电流分布。
83.掩埋电源轨120为长条形结构，掩埋电源轨120和沟道结构110均沿横向延伸，且掩埋电源轨120与沟道结构110之间具有间隔。
84.掩埋电源轨120的材料为导电材料。本实施例中，掩埋电源轨120的材料为金属材料，例如co、w、ni和ru中的一种或多种。通过选用这些材料，使得掩埋电源轨120的电阻率低，有利于改善rc延迟、提高芯片的处理速度。
85.本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平。
86.掩埋电源轨120的顶面与隔离层115的顶面相齐平，从而掩埋电源轨120的顶面暴露出隔离层115的顶面，掩埋电源轨120的顶面高度较高，在后续形成与源漏掺杂区、以及与掩埋电源轨120顶面相接触的源漏互连层的步骤中，源漏互连层更易于与掩埋电源轨120的顶面相接触，有利于降低形成源漏互连层的工艺难度、提高工艺兼容性和工艺稳定性。
87.在其他实施例中，掩埋电源轨的顶面高于衬底的顶面，且低于隔离层的顶面，隔离层中还形成有位于掩埋电源轨顶面的覆盖介质层。
88.掩埋电源轨顶面上还形成位于隔离层中的覆盖介质层，从而形成掩埋电源轨以及后续的工艺制程能够与现有工艺制程相兼容。
89.覆盖介质层用于隔离掩埋电源轨与栅极结构，或者隔离掩埋电源轨与其他位于隔离层上的导电结构。覆盖介质层的材料为介质材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。作为一示例，覆盖介质层与隔离层的材料相同，有利于提高工艺兼容性。
90.具体地，覆盖介质层的顶面与隔离层的顶面齐平，以便使得隔离层顶面为平坦表面，进而有利于后续栅极结构的形成。
91.掩埋电源轨120的顶面低于或齐平于隔离层115的顶面；沿垂直于衬底100表面的方向，掩埋电源轨120的顶面与隔离层115顶面之间的距离不宜过大，否则掩埋电源轨120顶面上的覆盖介质层过厚，在后续形成源漏互连层的步骤中，源漏互连层需要贯穿覆盖介质层才能与掩埋电源轨120的顶面相接触，掩埋电源轨120顶面上的覆盖介质层过厚，相应导致源漏互连层过深，容易增加源漏互连层的形成难度，还容易降低工艺兼容性、增加工艺风险。为此，本实施例中，沿垂直于衬底100表面的方向，掩埋电源轨120的顶面与隔离层115顶面之间的距离为0nm至15nm。
92.其中，掩埋电源轨120的顶面与隔离层115顶面之间的距离为0nm时，掩埋电源轨120的顶面齐平于隔离层115的顶面。
93.需要说明的是，本实施例中，掩埋电源轨120与衬底100之间、以及掩埋电源轨120与隔离层115之间还形成有绝缘层125。绝缘层125用于实现掩埋电源轨120与衬底100之间的电隔离。绝缘层125的材料为绝缘材料，例如：氧化硅、氮氧化硅和氮化硅中的一种或多种。
94.以下结合附图，对本实施例提供衬底100的步骤进行详细说明。
95.如图4所示，提供衬底100、分立于器件区100a衬底100上的凸起部105、及位于凸起部105上的沟道结构110；在衬底100上形成围绕凸起部105且覆盖沟道结构110的隔离材料层135。隔离材料层135用于后续形成隔离层，还在形成掩埋电源轨的过程中，对沟道结构110和凸起部105起到保护的作用。
96.作为一示例，采用流动式化学气相沉积(fcvd)工艺，形成隔离膜，有利于提高隔离膜的间隙填充能力，进而降低隔离膜内产生空洞等缺陷的概率；采用化学机械平坦化工艺，对隔离膜进行平坦化处理，有利于提高隔离材料层135的顶面平坦度。
97.如图5所示，形成贯穿电源轨道区100b的隔离材料层135以及部分厚度衬底100的
沟槽145。沟槽145用于定义掩埋电源轨的形成位置，为掩埋电源轨提供形成空间。具体地，采用各向异性刻蚀工艺，依次刻蚀电源轨道区100b的隔离材料层135以及部分厚度衬底100，形成沟槽145。各向异性刻蚀工艺具有各向异性刻蚀的特性，有利于提高对刻蚀剖面的控制性和沟槽的尺寸精度。
98.如图6所示，在沟槽145中形成掩埋电源轨120，掩埋电源轨120的顶面高于衬底100的顶面，且低于或齐平于凸起部105的顶面。
99.具体地，在沟槽145中形成掩埋电源轨120的步骤包括：在沟槽145中形成电源轨材料层(图未示)，电源轨材料层还位于隔离材料层135的顶部上；去除部分厚度的电源轨材料层。
100.本实施例中，形成方法还包括：在沟槽145中形成电源轨材料层之前，在沟槽145的底部和侧壁、以及隔离材料层135的顶面上形成绝缘膜101。绝缘膜101用于后续形成绝缘层，以实现掩埋电源轨与衬底100之间的电隔离。
101.如图7所示，在掩埋电源轨120上形成填充沟槽145的介质材料层103。
102.介质材料层103用于在后续刻蚀隔离材料层135的过程中，对掩埋电源轨120起到保护的作用。在具体实施中，当后续刻蚀隔离材料层135所形成的隔离层顶面高于掩埋电源轨120顶面时，介质材料层103还用于形成覆盖介质层。
103.作为一示例，采用流动式化学气相沉积(fcvd)工艺形成介质材料层103。
104.如图8所示，本实施例中，掩埋电源轨120的顶面齐平于凸起部105的顶面，去除高于掩埋电源轨120顶面的介质材料层103和隔离材料层135，剩余的隔离材料层135用于作为隔离层115。隔离层115的顶面与掩埋电源轨120以及凸起部105的顶面相齐平。
105.在其他实施例中，当掩埋电源轨的顶面低于凸起部的顶面时，去除部分厚度的介质材料层以及隔离材料层，剩余的隔离材料层用于作为隔离层，剩余位于掩埋电源轨顶面上的介质材料层用于作为覆盖介质层。相应地，隔离层的顶面高于掩埋电源轨的顶面。具体地，覆盖介质层的顶面与隔离层的顶面相齐平。
106.参考图9和图10，图9为俯视图，图10为图9沿a-a1方向的剖面图，形成位于隔离层115上且横跨沟道结构110的栅极结构130、位于栅极结构130两侧的沟道结构110中的源漏掺杂区140，以及位于栅极结构130侧部的隔离层115上且覆盖源漏掺杂区140的层间介质层150。
107.在器件工作时，栅极结构130用于控制导电沟道的开启或关断。
108.具体地，本实施例中，栅极结构130横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。在其他实施例中，当沟道结构为与凸起部悬空设置的沟道结构层时，栅极结构横跨沟道结构层且包围沟道层。
109.栅极结构130的延伸方向垂直于沟道结构110的延伸方向，也就是说，栅极结构130沿纵向延伸。本实施例中，栅极结构130的数量为多个，多个栅极结构130沿横向间隔排列。
110.本实施例中，栅极结构130为金属栅极(metal gate)结构。其他实施例中，栅极结构还可以为其他类型的栅极结构，例如：多晶硅或非晶硅栅极结构等。
111.栅极结构130的材料为导电材料。栅极结构130的材料包括：tial、tialc、taaln、tialn、mon、tacn、aln、ta、tin、tan、tasin、tisin、w、co、al、cu、ag、au、pt和ni中的任意一种或多种。具体地，栅极结构130可以包括功函数层(图未示)和位于功函数层上的金属电极
层，或者，栅极结构130为功函数层，或者，栅极结构130为金属电极层。
112.需要说明的是，本实施例中，栅极结构130与沟道结构110之间还形成有栅介质层(图未示)。本实施例中，栅介质层还位于栅极结构130与隔离层115顶面之间。栅介质层用于实现栅极结构130与导电沟道之间的绝缘。
113.具体地，本实施例中，当掩埋电源轨120的顶面与隔离层115的顶面相齐平时，栅介质层还位于栅极结构130与掩埋电源轨120之间，用于实现栅极结构130与掩埋电源轨120之间的绝缘。其他实施例中，当掩埋电源轨的顶面低于隔离层的顶面，且掩埋电源轨的顶面上还形成有覆盖介质层时，栅介质层还位于栅极结构与覆盖介质层之间。
114.所述栅介质层的材料包括：hfo2、zro2、hfsio、hfsion、hftao、hftio、hfzro、la2o3、al2o3、氧化硅和掺氮氧化硅中的一种或多种。具体地，栅介质层可以包括栅氧化层和位于栅氧化层上的高k栅介质层，或者，栅介质层为栅氧化层，或者，栅介质层为高k栅介质层。
115.需要说明的是，栅极结构130的侧壁上还可以形成有侧墙(图未示)，用于保护栅极结构130的侧壁，还用于定义源漏掺杂区140的形成位置。
116.源漏掺杂区140用于作为场效应晶体管的源极或漏极，在场效应晶体管工作时，源漏掺杂区140用于提供载流子源。本实施例中，源漏掺杂区140位于栅极结构130两侧的鳍部内。对所述源漏掺杂区140材料的详细描述，请参考前述实施例中的相应描述，在此不再赘述。
117.层间介质层150用于隔离相邻器件，还用于电隔离相邻的导电结构。本实施例中，层间介质层150位于栅极结构130侧部的隔离层115上。
118.本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平，层间介质层150还覆盖掩埋电源轨120的顶面。其他实施例中，当掩埋电源轨的的顶面低于隔离层的顶面，且掩埋电源轨的顶部上还形成有覆盖介质层上时，层间介质层还覆盖所述覆盖介质层。
119.层间介质层150的材料为绝缘材料。本实施例中，层间介质层150的材料为氧化硅。需要说明的是，为方便示意和说明，仅在剖面图中示意出隔离层115和层间介质层150。
120.作为一实施例，形成栅极结构130和源漏掺杂区140以及层间介质层150的步骤可以包括：在隔离层115形成横跨沟道结构110的伪栅结构(图未示)；在伪栅结构的侧壁上形成侧墙；在伪栅结构和侧墙两侧的沟道结构110内形成源漏掺杂区140；在伪栅结构露出的隔离层115上形成层间介质层150；去除伪栅结构，形成栅极开口(图未示)；在栅极开口中形成栅极结构130。
121.其中，伪栅结构用于为形成栅极结构占据空间位置。具体地，伪栅结构可以包括伪栅氧化层(图未示)和位于伪栅氧化层上的伪栅层(图未示)。作为示例，伪栅氧化层的材料为氧化硅或氮氧化硅；伪栅层的材料为多晶硅或非晶硅。
122.栅极开口用于为形成栅极结构提供空间位置。本实施例中，以沟道结构为鳍部为示例进行说明。其他实施例中，当沟道结构为与凸起部之间间隔悬空设置的沟道结构层时，在形成栅极开口后，栅极开口暴露出沟道结构层和牺牲层；相应地，在形成栅极开口之后，形成方法还包括：去除牺牲层，形成通槽。通槽和栅极开口相连通，通槽和栅极开口共同为形成栅极结构提供空间位置。
123.参考图11至图14，形成贯穿所述源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150的源漏互连层180，所述源漏互连层180与源漏掺杂区140相接触，并且所述源漏互
连层180的底部与掩埋电源轨120的顶面相接触。
124.源漏互连层180与源漏掺杂区140相接触，以使源漏掺杂区140与外部电路或其他互连结构之间实现电连接。
125.源漏互连层180的底部与掩埋电源轨120的顶面相接触，从而源漏互连层180与掩埋电源轨120之间能够电性连接，进而在器件工作时，能够通过掩埋电源轨120向源漏掺杂区140供电。
126.并且，源漏互连层180的底部与掩埋电源轨120的顶面相接触，从而源漏互连层180与掩埋电源轨120之间无需通过接触插塞(via)实现电连接，这不仅缩短了源漏互连层180和掩埋电源轨120之间的电流传输路径，而且还防止接触插塞的电阻过大，对源漏互连层与掩埋电源轨之间电连接性能产生不良影响，优化源漏互连层180和掩埋电源轨120之间的电连接性能、提高供电效率。
127.具体地，本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平，从而源漏互连层180贯穿源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150时，便能够使源漏互连层180与源漏掺杂区140相接触，以及使源漏互连层180的底面与掩埋电源轨120相接触，有利于降低使源漏互连层180与掩埋电源轨120之间直接接触的难度。
128.在其他实施例中，当掩埋电源轨的顶面低于隔离层顶面，且掩埋电源轨的顶面上还形成有覆盖介质层时，源漏互连层贯穿源漏掺杂区顶部上的层间介质层，以及掩埋电源轨顶部上的覆盖介质层和层间介质层，也能够实现源漏互连层与源漏掺杂区相接触、及源漏互连层的底部与掩埋电源轨顶面相接触的目的。
129.本实施例中，源漏互连层180沿纵向延伸，源漏互连层180的延伸方向与掩埋电源轨120的延伸方向相垂直。
130.本实施例中，源漏互连层180的底部与掩埋电源轨120的顶面相齐平，便能够实现源漏互连层180的底部与掩埋电源轨120的顶面相接触的目的，且源漏互连层180的底面不至于过低，有利于提高工艺兼容性和工艺稳定性。
131.在其他实施例中，源漏互连层的底部还可以低于掩埋电源轨的顶面，且高于衬底的顶面，相应也能够使得源漏互连层的底部与掩埋电源轨的顶面相接触，而且，还有利于保证各个源漏互连层的底部均能够与掩埋电源轨的顶面相接触，降低由于源漏互连层的底部高度不一致，而导致部分源漏互连层不能与掩埋电源轨相接触的几率，相应保障了源漏互连层与掩埋电源之间的电连接性能。具体地，源漏互连层还贯穿于部分厚度的隔离层中。
132.源漏互连层180的材料为导电材料，源漏互连层180的材料包括：w、co、cu、ru以及ni中的一种或几种。材料的电阻率较低，有利于降低源漏互连层180的电阻，进而有利于降低rc延迟，提升半导体结构的性能。
133.以下结合附图，对本实施例形成源漏互连层180的具体步骤进行详细说明。
134.如图11所示，形成贯穿源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150的源漏互连槽160，源漏互连槽160暴露出掩埋电源轨120的顶面和源漏掺杂区140。源漏互连槽160用于为形成源漏互连层提供空间位置。源漏互连槽160的底部暴露出掩埋电源轨120的顶面和源漏掺杂区140，以便后续源漏互连层能够与掩埋电源轨120的顶面以及源漏掺杂区140相接触。
135.本实施例中，在形成源漏互连槽160之前，还在层间介质层150上形成硬掩膜层
155，硬掩膜层155中形成有位于源漏掺杂区140和掩埋电源轨120上方的掩膜开口(未标示)。硬掩膜层155用于作为形成源漏互连槽160的刻蚀掩膜。掩膜开口用于定义源漏互连槽的形状与位置。
136.硬掩膜层155选用与层间介质层150的材料具有刻蚀选择性的材料，例如：氮化钛、氧化钛或氮化硅等材料。作为一示例，硬掩膜层155的材料为氮化钛。
137.具体地，形成所述源漏互连槽160的步骤包括：以硬掩膜层155为掩膜，对源漏掺杂区140和掩埋电源轨120顶部上的层间介质层150进行主刻蚀(main etch)，形成初始互连槽(图未示)，暴露出源漏掺杂区140；对初始互连槽的底部进行过刻蚀(over etch)，使初始互连槽暴露出掩埋电源轨120的顶部，形成源漏互连槽160。
138.通过在形成源漏互连槽160的步骤中，对初始互连槽的底部进行过刻蚀的方式，使得源漏互连槽160能够暴露出掩埋电源轨120的顶面，从而能够利用现有形成源漏互连槽160和源漏互连层的工艺制程，并且未引入额外的工艺制程，对现有工艺制程的改动小，有利于提高工艺兼容性和工艺稳定性，还有利于节约成本。
139.本实施例中，对初始互连槽的底部进行过刻蚀指的是：对初始互连槽底部的介质材料进行过刻蚀。
140.具体地，本实施例中，掩埋电源轨120的顶面与隔离层115的顶面相齐平，掩埋电源轨120顶部上的介质材料进包括层间介质层150，因此，初始互连槽的底部的介质材料包括层间介质层150，对初始互连槽底部的层间介质层150进行过刻蚀，以暴露出掩埋电源轨120的顶面。
141.其他实施例中，掩埋电源轨的顶面低于隔离层的顶面，掩埋电源轨顶部上还形成有覆盖介质层；相应地，初始互连槽底部的介质材料包括层间介质层和覆盖介质层，对初始互连槽底部的层间介质层和覆盖介质层进行过刻蚀，以暴露出掩埋电源轨的顶面。其中，初始互连槽底部的介质材料还包括隔离层，在对初始互连槽底部的层间介质层和覆盖介质层进行过刻蚀的过程中，还刻蚀初始互连槽底部的隔离层。相应地，后续源漏互连层还位于部分厚度的隔离层中。
142.需要说明的是，对初始互连槽的底部进行过刻蚀的过程中，初始互连槽的部分底部为源漏掺杂区140，相应地，对源漏掺杂区140露出的初始互连槽的底部进行过刻蚀。因此，在形成源漏互连槽160之后，源漏掺杂区140露出的源漏互连槽160的底部，低于源漏掺杂区140所在位置的源漏互连槽160底部。
143.可选方案中，源漏互连槽160中还形成有凸出于源漏互连槽160底部的分割层190，分割层190沿纵向分割位于掩埋电源轨120两侧的源漏互连槽160。通过形成分割层190，从而能够基于设计要求，将源漏互连层在不需要相连的位置处断开，以及将不需要与掩埋电源轨120电连接的源漏互连层与掩埋电源轨120之间隔离，提高了源漏互连层的设计自由度。
144.具体地，本实施例中，在形成源漏互连槽160的步骤中，将沿纵向位于相邻器件区100a之间的部分宽度的层间介质层150保留，用于作为分割层190。相应地，分割层190的材料与层间介质层150的材料相同。在另一些实施例中，分割层的材料还可以与层间介质层的材料不同，分割层的材料还可以是其他具有隔离作用的介质材料。
145.在其他实施例中，基于实际工艺需求，源漏互连槽中还可以不形成分割层，沿纵向
相邻器件区的源漏互连槽之间相连通。
146.需要说明的是，如图12所示，本实施例中，在形成源漏互连槽160后，形成方法还包括：在所述源漏互连槽160露出的源漏掺杂区140表面形成硅化物层170。硅化物层170用于减小源漏互连层与源漏掺杂区140之间的接触电阻，并且，在器件工作时，电流通过源漏互连层流经硅化物层170的表面。本实施例中，硅化物层170的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
147.还需要说明的是，本实施例中，在形成源漏互连槽160后，在形成硅化物层170之前，形成方法还包括：去除硬掩膜层155。
148.如图13和图14所示，在源漏互连槽160中填充源漏互连层180。
149.具体地，在源漏互连槽160中填充导电材料(图未示)，导电材料还形成于层间介质层150上；采用平坦化工艺，去除位于层间介质层150上的导电材料，剩余位于源漏互连槽160中的导电材料用于作为源漏互连层180。
150.本实施例中，形成导电材料的工艺可以包括物理气相沉积工艺、化学气相沉积工艺和电化学镀工艺中的一种或多种。本实施例中，平坦化工艺可以为化学机械平坦化(cmp)工艺。化学机械平坦化工艺是全局平坦化工艺中的一种，有利于在提高导电材料的去除效率的同时，提升源漏互连层180与层间介质层150的顶面平坦度、以及高度一致性。
151.可选方案中，当源漏互连槽160中还形成有凸出于源漏互连槽160底部的分割层190时，沿纵向，相邻器件区100a的源漏互连层180由分割层190隔离。
152.需要说明的是，以上以在形成源漏互连槽160的过程中，形成分割层190作为一示例进行说明。在其他实施例中，还可以是在形成源漏互连层之后，形成贯穿位于相邻器件区之间电源轨道区的部分源漏互连层的分割层，分割层沿纵向分割位于相邻器件区的源漏互连层。
153.作为一示例，位于分割层190任意一侧的源漏互连层180与掩埋电源轨120相接触。还需要说明的是，为方便示意和说明，仅在剖面图中示意出分割层190。
154.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。