半导体器件及其制造方法与流程

半导体器件及其制造方法
1.相关申请的交叉引用
2.本技术要求于2021年7月14日向韩国知识产权局提交的韩国专利申请no.10-2021-0091904的优先权，其公开内容通过引用整体并入本文。
技术领域
3.本公开涉及一种半导体器件和用于制造该半导体器件的方法。


背景技术：

4.电子产业对电子组件的高功能、高速度和小型化的要求越来越高。因此，半导体器件被制造成具有越来越高的集成度。然而，随着半导体器件中的线变窄，再分布层不容易在线上形成。
5.由于半导体器件的高集成度，再分布导电层的通孔和通孔下方的金属线中的每一个的宽度减小。随着通孔宽度的减小，通孔的阶梯覆盖的劣化可能导致电阻增加和故障的发生。此外，在通路孔入口处可能发生再分布层的悬垂现象，从而导致半导体器件的劣化。


技术实现要素：

6.本公开的实施例的技术目的是一种包括再分布导电层的半导体器件，该再分布导电层具有提高的阶梯覆盖性能并且因此具有较低电阻值。
7.本公开的实施例的技术目的是提供一种包括再分布导电层的半导体器件，该再分布导电层具有提高的阶梯覆盖性能并且因此由于具有多个坡度的通路孔结构而具有较低电阻值。
8.本公开的实施例的技术目的是一种使用包括寄生图案的掩模图案并且在不增加单独工艺的情况下制造具有提高的阶梯覆盖性能的半导体器件的方法。
9.根据本公开的实施例，一种半导体器件包括衬底。导电层设置在衬底上并且沿第一方向延伸。绝缘层设置在导电层上并且通过其中限定的通路孔来暴露导电层的至少一部分。通路孔包括相对于导电层的顶面以第一坡度延伸的第一面。第二面相对于导电层的顶面以第二坡度延伸。第二坡度小于第一坡度。再分布导电层包括设置在通路孔中的第一焊盘区域。线路区域至少部分地沿着第一面和第二面延伸。第一面直接接触导电层，并且第二面在垂直于衬底的顶面的第三方向上位于比第一面的高度高的高度处。
10.根据本公开的实施例，一种半导体器件包括衬底。导电层设置在衬底上并且沿第一方向延伸。绝缘层设置在导电层上并且通过其中限定的通路孔来暴露导电层的至少一部分。通路孔包括相对于导电层的顶面以第一坡度延伸的第一面。第二面相对于导电层的顶面以第二坡度延伸。第二坡度小于第一坡度。再分布导电层包括设置在通路孔中的第一焊盘区域。线路区域至少部分地沿着第一面和第二面延伸。线路区域以比垂直于衬底的顶面的第三方向的坡度小的坡度延伸。
11.根据本公开的实施例，一种用于制造半导体器件的方法包括设置衬底。导电层形
成在衬底上。绝缘层形成在导电层上。光刻胶层形成在绝缘层上。使用包括图案组的掩模将光刻胶层曝光，并且显影曝光的光刻胶层以形成光刻胶孔图案。使用光刻胶孔图案作为蚀刻掩模来蚀刻绝缘层以形成限定在绝缘层中的通路孔。通路孔暴露导电层的至少一部分。形成再分布导电层，其包括设置在通路孔中的第一焊盘区域和至少部分地沿着通路孔的侧壁延伸的线路区域。图案组包括具有与通路孔的平面形状相同的平面形状的主图案。多个寄生图案顺序地向外布置以围绕主图案。多个寄生图案中的每一个在平面图中具有闭合环形状。
12.根据本公开的目的不限于上述目的。根据本公开的其他未提及的目的和优点可以基于以下描述来理解，并且可以基于根据本公开的实施例来更清楚地理解。此外，很容易理解，根据本公开的目的和优点可以使用权利要求中所示的手段及其组合来实现。
附图说明
13.通过参考附图详细描述本公开的实施例，本公开的以上和其他方面和特征将变得被更清楚，在附图中：
14.图1是用于示出根据本公开的实施例的半导体器件的平面图；
15.图2是根据本公开的实施例的沿图1的线a-a’截取的图1的半导体器件的截面图；
16.图3是根据本公开的实施例的图2的区域r2的放大图；
17.图4是根据本公开的实施例的图1的区域r1的放大图；
18.图5、图7、图10、图13、图15和图17是示出了根据本公开的实施例的制造半导体器件的方法的中间步骤的平面图；
19.图6、图8、图11、图14、图16和图18分别是沿图5、图7、图10、图13、图15和图17的线a-a’截取的截面图，示出了根据本公开的实施例的制造半导体器件的方法的中间步骤；
20.图9是根据本公开的实施例的图7的区域ra的放大图；
21.图12是根据本公开的实施例的图11的区域rb的放大图；
22.图19是示出了根据本公开的实施例的半导体器件的平面图；
23.图20是示出了根据本公开的实施例的半导体器件的平面图；
24.图21是示出了根据本公开的实施例的半导体器件的平面图；
25.图22是示出了根据本公开的实施例的半导体器件的截面图；
26.图23是示出了根据本公开的实施例的半导体器件的平面图；以及
27.图24是用于示出根据本公开的实施例的半导体器件的效果的曲线图。
具体实施方式
28.为了使说明简单和清楚，附图中的元件不必按比例绘制。不同附图中的相同附图标记表示相同或相似的元件，并且因此执行相似的功能。此外，为了使描述简单，可以省略公知的步骤和元件的描述和细节。此外，在本公开的实施例的以下详细描述中，阐述了许多具体细节以提供对本公开的实施例的透彻理解。然而，应当理解，可以在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，没有详细描述公知的方法、过程、组件和电路，以免不必要地模糊本公开的方面。下面进一步说明和描述各种实施例的示例。应当理解，本文的描述并非旨在将本公开限制于所描述的特定实施例。相反，它旨在涵盖本公开的
精神和范围内可能包括的备选方案、修改和等同物。
29.在用于描述本公开的实施例的附图中公开的形状、尺寸、比率、角度、数量等是示例，并且本公开不限于此。相同的附图标记在本文中指代相同的元件。此外，为了使描述简单，省略公知的步骤和元件的描述和细节。
30.本文所用的术语仅是为了描述特定实施例，而不意在限制本公开。如本文中使用的，单数形式“一”和“一个”意在还包括复数形式，除非上下文明确地给出相反的指示。还应理解，术语“包括”、“包含”、“具有”和“含有”在本说明书中使用时表示存在所陈述的特征、整数、操作、元件和/或组件，但并不排除存在或添加一个或多个其他特征、整数、操作、元件、组件和/或其部分。如本文中使用的，术语“和/或”包括相关联的列出项中的至少一个的任意和所有组合。诸如
“……
中的至少一个”之类的表述在元件列表之后时可以修饰整个元件列表，而可以不是修饰列表中的单独元件。当提到“c至d”时，除非另有说明，否则这意味着c至d(包括c和d)。
31.将理解的是，虽然本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语用于区分一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分。因此，以下描述的第一元件、组件、区域、层或者部分可被称为第二元件、组件、区域、层或者部分，而不脱离本公开的精神和范围。
32.此外，还应理解，当第一元件或层被称为存在于第二元件或层“上”或“下”时，第一元件可以直接设置在第二元件上或下，或者可以间接地设置在第二元件上或下，其中附加元件或层设置在第一元件或层和第二元件或层之间。将理解的是，当一个元件或层被称为“连接到”或“耦接到”另一元件或层时，其可以直接位于该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在一个或多个中间元件或层。此外，还将理解，当元件或层被称为在两个元件或层“之间”时，其可以是两个元件或层之间的唯一元件或层，或者也可以存在一个或多个中间元件或层。
33.此外，如本文所使用的，当层、膜、区域、板等可以设置在另一层、膜、区域、板等“上”或“顶部”时，前者可以直接接触后者，或者另外的层、膜、区域、板等可以设置在前者和后者之间。如本文所使用的，当层、膜、区域、板等直接设置在另一层、膜、区域、板等“上”或“顶部”时，前者直接接触后者，并且另外的层、膜、区域、板等不设置在前者和后者之间。此外，如本文所使用的，当层、膜、区域、板等可以设置在另一层、膜、区域、板等“下”或“下方”时，前者可以直接接触后者，或者另外的层、膜、区域、板等可以设置在前者和后者之间。如本文所使用的，当层、膜、区域、板等直接设置在另一层、膜、区域、板等“下”或“下方”时，前者直接接触后者，并且另外的层、膜、区域、板等不设置在前者和后者之间。
34.除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员通常理解的含义相同的含义。还应理解，诸如在常用词典中定义的术语等的术语应被解释为其含义与在相关技术的上下文中的含义相一致，而不应将其解释为理想的或过于正式的含义，除非本文明确如此定义。
35.在一个示例中，当某个实施例可以不同地实现时，在特定块中指定的功能或操作可以以与流程图中指定的顺序不同的顺序发生。例如，两个连续的块实际上可以同时执行。取决于相关的功能或操作，块可以以相反的顺序执行。
36.在对时间关系(例如，诸如“之后”、
“……
其后”“之前”等之类的两个事件之间的时间先例关系)的描述中，除非没有指示“紧接在之后”、“紧接在其后”或“紧接在之前”，否则可能会在其间发生另一事件。本公开的各个实施例的特征可以彼此部分或全部组合，并且可以在技术上彼此相关联或彼此操作。实施例可以彼此独立地实现，并且可以以关联关系一起实现。在本文中可以使用空间相对术语如“下方”、“之下”、“下部”、“下面”、“之上”、“上部”等，以便于解释如在附图中示出的一个元件或特征相对于另一元件或特征的关系。将理解的是，空间相对术语除了包括附图中示出的定向之外，还意在包含器件在使用中或操作中的不同定向。例如，当附图中的器件可以被翻转时，被描述为其他元件或特征“下方”或“之下”或“下面”的元件将定向在其它元件或者特征“之上”。因此，示例术语“之下”和“下面”可以涵盖之上和之下两种定向。器件可以以其它方式定向(例如，旋转90度或在其它方向)，且应当可以相应地解释本文中使用的空间相对描述符。
37.本文中使用的术语“第一方向d1”、“第二方向d2”和“第三方向d3”不应仅被解释为具有其中第一方向、第二方向和第三方向彼此垂直的几何关系。“第一方向d1”、“第二方向d2”和“第三方向d3”可以被解释为在本文的组件可以起作用的范围内具有更宽的方向。
38.在下文中，将参考附图描述根据本公开的技术思想的实施例。在图1至图24的描述中，相同的附图标记被分配给基本上相同的组件，并且省略组件的重复描述。此外，贯穿本公开的各个附图，相似的附图标记被分配给相似的元件。
39.图1是示出了根据本公开的实施例的半导体器件的平面图。图2是沿线a-a’截取的图1的半导体器件的截面图。图3是图2的r2区域的放大图。图4是图1的r1区域的放大图。
40.半导体器件10可以体现为存储器芯片。例如，在实施例中，存储器芯片可以包括诸如dram(动态随机存取存储器)或sram(静态随机存取存储器)的易失性存储器芯片、或者诸如pram(相变随机存取存储器)、mram(磁阻随机存取存储器)、feram(铁电随机存取存储器)或rram(电阻随机存取存储器)的非易失性存储器芯片。此外，存储器芯片可以体现为其中堆叠了多个dram存储器芯片的hbm(高带宽存储器)存储器芯片。例如，半导体器件10可以体现为hbm存储器芯片。备选地，半导体器件10可以体现为例如逻辑芯片。例如，逻辑芯片可以包括cpu(中央处理器单元)、mpu(微处理器单元)、gpu(图形处理器单元)、控制器或asic(专用集成电路)或调制解调器芯片。备选地，半导体器件10可以体现为在移动电话或智能电话中使用的ap(应用处理器)。
41.参照图1至图4，根据本公开的一些实施例的半导体器件10可以包括衬底100、布线层200、钝化层210、再分布导电层211和再分布凸块212。
42.在实施例中，衬底100可以由体硅或soi(绝缘体上硅)制成。备选地，衬底100可以体现为硅衬底，或可以由除硅以外的其他材料制成，其他材料例如是硅锗、sgoi(绝缘体上硅锗)、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。然而，本公开的实施例不限于此。
43.在实施例中，衬底100可以包括各种内部电路元件。内部电路元件可以包括诸如晶体管的有源元件，或诸如电阻器、电容器或接触部/tsv(硅通孔)的无源元件。
44.布线层200可以包括第一绝缘层201至第四绝缘层204以及第一导电层m1至第四导电层m4。第一绝缘层201至第四绝缘层204可以在第三方向d3上顺序堆叠。第三方向d3垂直于衬底100。
45.第一绝缘层201可以形成在衬底100上。在图2所示的实施例中，第一绝缘层201被示为直接形成在衬底100上。然而，这仅是为了便于说明，并且本公开的实施例不限于此。例如，在实施例中，至少一个其他层间绝缘膜和/或导电图案可以插入在衬底100和第一绝缘层201之间(例如，在第三方向d3上)。
46.第一绝缘层201可以包括例如选自氧化硅、氮化硅、氧氮化硅、介电常数低于氧化硅的低介电常数材料及其组合的化合物。低介电常数材料可以包括例如选自fox(可流动氧化物)、tosz(东燃硅烷)、usg(未掺杂硅玻璃)、bsg(硼硅玻璃)、psg(磷硅玻璃)、bpsg(硼磷硅玻璃)、peteos(等离子体增强四乙基正硅酸盐)、fsg(氟化硅酸盐玻璃)、cdo(碳掺杂氧化硅)、干凝胶、气凝胶、无定形氟化碳、osg(有机硅酸盐玻璃)、聚对二甲苯、bcb(双-苯并环丁烯)、silk、聚酰亚胺、多孔聚合物材料和其组合中的至少一种化合物。然而，本公开的实施例不限于此。
47.第一导电层m1可以形成在第一绝缘层201中。例如，第一导电层m1可以沿第一方向d1或第二方向d2延伸。第一方向d1或第二方向d2可以平行于衬底100的顶面。因此，第一导电层m1可以在第一绝缘层201中以细长的方式延伸。在实施例中，通孔可以形成在第一导电层m1上并且可以与稍后描述的第二导电层m2电连接。
48.在实施例中，第一导电层m1可以包括导电材料。例如，第一导电层m1可以包括金属，例如选自钨(w)、钛(ti)、钽(ta)、铜(cu)和铝(al)中的至少一种化合物。然而，本公开的实施例不限于此。在下文中，为了便于描述，描述第一导电层m1包括铜(cu)的示例。
49.在实施例中，第一导电层m1可以与衬底100中的各种内部电路元件连接。因此，根据一些实施例，第一导电层m1可以用于构成半导体器件10的电路。
50.第二绝缘层202可以形成在第一绝缘层201和第一导电层m1上。例如，如图2所示，在实施例中，第二绝缘层202可以直接形成在第一绝缘层201上。然而，这仅是为了便于说明，并且本公开的实施例不限于此。例如，在实施例中，蚀刻停止层和/或导电图案可以插入在第二绝缘层202和第一绝缘层201之间(例如，在第三方向d3上)。
51.第二绝缘层202的材料可以参考如上所述的第一绝缘层201的描述。
52.第二导电层m2可以形成在第二绝缘层202中。例如，第二导电层m2可以沿第一方向d1或第二方向d2延伸。因此，第二导电层m2可以在第二绝缘层202中以细长的方式延伸。在实施例中，通孔可以形成在第二导电层m2上并且可以与稍后描述的第三导电层m3电连接。
53.第二导电层m2可以包括导电材料。例如，在实施例中，第二导电层m2可以包括金属，诸如选自钨(w)、钛(ti)、钽(ta)、铜(cu)和铝(al)中的至少一种化合物。然而，本公开的实施例不限于此。为了便于描述，描述第二导电层m2包括铜(cu)的示例。
54.在实施例中，第二导电层m2可以与衬底100中的各种内部电路元件连接。因此，根据一些实施例，第二导电层m2可以用于构成半导体器件10的电路。
55.第三绝缘层203可以形成在第二绝缘层202和第二导电层m2上。例如，如图2所示，在实施例中，第三绝缘层203可以直接形成在第二绝缘层202上。然而，这仅是为了便于说明，并且本公开的实施例不限于此。例如，在实施例中，蚀刻停止层和/或导电图案可以插入在第三绝缘层203和第二绝缘层202之间。在实施例中，第三绝缘层203的材料可以与如上所述的第一绝缘层201的材料相同。
56.第三导电层m3可以形成在第三绝缘层203中。例如，第三导电层m3可以沿第一方向
d1或第二方向d2延伸。因此，第三导电层m3可以在第三绝缘层203中以细长的方式延伸。在实施例中，通孔可以形成在第三导电层m3上并且可以与稍后描述的第四导电层m4电连接。
57.第三导电层m3可以包括导电材料。例如，在实施例中，第三导电层m3可以包括金属，例如选自钨(w)、钛(ti)、钽(ta)、铜(cu)和铝(al)中的至少一种化合物。然而，本公开的实施例不限于此。为了便于描述，描述第三导电层m3包括铜(cu)的示例。
58.在实施例中，第三导电层m3可以与衬底100中的各种内部电路元件连接。因此，根据一些实施例，第三导电层m3可以用于构成半导体器件10的电路。
59.第四绝缘层204可以形成在第三绝缘层203和第三导电层m3上。如图2所示，在实施例中，第四绝缘层204可以直接形成在第三绝缘层203上。然而，这仅是为了便于描述，并且本公开的实施例不限于此。例如，在实施例中，蚀刻停止层和/或导电图案可以插入在第四绝缘层204和第三绝缘层203之间(例如，在第三方向d3上)。在实施例中，第四绝缘层204的材料可以是与如上所述的第一绝缘层201的材料相同的材料。
60.第四导电层m4可以形成在第四绝缘层204中。例如，第四导电层m4可以沿第一方向d1延伸。在实施例中，第四导电层m4在第二方向d2上的宽度wm4可以在7um至110um的范围内。例如，在实施例中，第四导电层m4在第二方向d2上的宽度wm4可以在7um至17um的范围内。然而，本公开的实施例不限于此。
61.第四导电层m4可以包括导电材料。例如，在实施例中，第四导电层m4可以包括金属，例如选自钨(w)、钛(ti)、钽(ta)、铜(cu)和铝(al)中的至少一种化合物。然而，本公开的实施例不限于此。为了便于描述，描述第四导电层m4包括铝(al)的示例。
62.第四绝缘层204包括通路孔204_h，该通路孔204_h暴露第四导电层m4的至少一部分。
63.在实施例中，通路孔204_h在平面图中(例如，在第一方向d1和第二方向d2定义的平面中)可以具有圆形形状或包括八边形的多边形形状。通路孔204_h的形状可以类似于稍后将描述的第一焊盘区域211_1的形状。
64.在实施例中，通路孔204_h可以形成为相对于第三方向d3倾斜。通路孔204_h可以包括相对于衬底100竖直且顺序布置的第一面204_ha和第二面204_hb。例如，第二面204_hb的下表面可以直接接触第一面204_ha的上表面，并且第二面204_hb可以位于比第一面204_ha的高度高的高度(例如，在第三方向d3上距衬底100的距离)处。
65.在实施例中，第一面204_ha直接接触并且连接到第四导电层m4的顶面，并且延伸以相对于第四导电层m4的顶面具有第一坡度sa。在实施例中，第一坡度sa在60
°
至90
°
的范围内。然而，本公开的实施例不限于此。
66.第二面204_hb可以直接连接到并且直接接触第一面204_ha，并且延伸以相对于第四导电层m4的顶面具有第二坡度sb。第二坡度sb相对于第四导电层m4的顶面具有小于第一坡度sa的坡度。
67.在实施例中，包括通路孔204_h的第四绝缘层204在第三方向d3上的厚度w204在2um至10um的范围内。在实施例中，第一面204_ha在第三方向d3上的第一竖直尺寸ha在1um至9um的范围内，并且第二面204_hb在第三方向d3上的第二竖直尺寸hb在1um至9um的范围内。
68.第一面204_ha和第二面204_hb中的每一个在第二方向d2上的宽度w_h在0.5um至
20um的范围内。
69.在实施例中，再分布导电层211可以包括导电材料，例如选自铝(a1)、铜(cu)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或其合金的化合物。在实施例中，物理气相沉积方案(pvd)、化学气相沉积方案(cvd)、等离子体增强cvd方案或原子层沉积方案(镶嵌)、电镀方法等可以用于形成再分布导电层211。例如，在实施例中，再分布导电层211可以使用作为物理气相沉积(pvd)类型的溅射方案形成。然而，本公开的实施例不限于上述示例。
70.再分布导电层211可以电连接到并且接触容纳在第四绝缘层204中的通路孔204_h。再分布导电层211和第四导电层m4直接接触形成在第四绝缘层204中的通路孔204_h，并因此经由容纳在第四绝缘层204中的通路孔204_h彼此电连接。
71.在实施例中，再分布导电层211可以包括第一焊盘区域211_1、第二焊盘区域211_2和线路区域211_l。第一焊盘区域211_1可以设置在通路孔204_h中，并且在平面图中(例如，在第一方向d1和第二方向d2上定义的平面中)可以具有圆形形状或包括八边形的多边形形状。此外，在实施例中，第一焊盘区域211_1电连接到并且直接接触第四导电层m4的顶面。在实施例中，第一焊盘区域211_1在第一方向d1或第二方向d2上的宽度w211_1在1um至100um的范围内。
72.在实施例中，第一焊盘区域211_1在第三方向d3上的厚度d211_1在0.3um至10um的范围内。
73.第二焊盘区域211_2可以沿着第四绝缘层204的顶面设置并且在第四绝缘层204的顶面上。在实施例中，在平面图中，第二焊盘区域211_2可以具有包括正方形的多边形形状或圆形形状。然而，本公开的实施例不限于此。在实施例中，第二焊盘区域211_2在第一方向d1或第二方向d2上的宽度w211_2大于第一焊盘区域211_1在第一方向d1或第二方向d2上的宽度w211_1。
74.在实施例中，第二焊盘区域211_2在第三方向d3上的厚度d211_2大于第一焊盘区域211_1在第三方向d3上的厚度d211_1，并且在1um至10um的范围内。
75.线路区域211_l在第一焊盘区域211_1和第二焊盘区域211_2之间延伸。线路区域211_l的侧壁区域211_l’以小于第三方向d3的坡度延伸并且至少部分地沿着通路孔204_h的第一面204_ha和第二面204_hb延伸。线路区域211_l的侧壁区域211_l’设置为使得其不延伸超出从第一焊盘区域211_1的外边缘沿第三方向d3延伸的限制线rl。线路区域211_l的侧壁区域211_l’和第一焊盘区域211_1构成通孔结构via。
76.在实施例中，线路区域211_l的宽度w211_l在0.5um至100um的范围内。例如，在实施例中，线路区域211_l的宽度w211_l在0.5um至2um的范围内。在实施例中，侧壁区域211_l’在第一面204_ha上的部分在第二方向d2上的第一厚度da在0.3um至3um的范围内，而侧壁区域211_l’在第二面204_hb上的部分在第二方向d2上的第二厚度db在0.3um至10um的范围内。例如，第二厚度db可以大于第一厚度da。
77.钝化层210可以覆盖第四绝缘层204和再分布导电层211并且可以暴露再分布导电层211的第二焊盘区域211_2的至少一部分。
78.再分布凸块212与第二焊盘区域211_2的顶面直接接触。再分布凸块212与第二焊盘区域211_2经由再分布导电层211与第四导电层m4电连接。
79.在实施例中，再分布凸块212可以包括再分布凸块下金属化(“ubm”)212_1和再分
布浆料212_2。在实施例中，再分布ubm 212_1用作粘合层、扩散防止层和润湿层，并且可以通过钝化层210部分暴露。在实施例中，再分布ubm 212_1可以由cr/cr-cu/cu、tiw/cu、al/niv/cu、ti/cu、ti/ni、ni/au、ti/cu/ni或ti/ni/cu堆叠结构组成。然而，本公开的实施例不限于此。例如，再分布ubm 212_1可以用作后续电镀工艺中的籽晶层。在实施例中，再分布ubm 212_1在平面图中可以具有圆形形状或多边形形状(例如八边形形状)。在实施例中，再分布浆料212_2的平面形状可以与再分布ubm 212_1的平面形状的示例相同。
80.在实施例中，再分布浆料212_2可以充当导电浆料，例如为焊膏或金属浆料。在实施例中，再分布浆料212_2可以包括例如锡-银(sn-ag)合金或锡(sn)。然而，本公开的实施例不限于此。
81.在根据一些实施例的半导体器件10中，通路孔204_h和再分布导电层211可以防止由于焊盘区域211_1与导电层m4的接触面积减小而导致侧壁区域211_l’的低阶梯覆盖。
82.在根据一些实施例的半导体器件10中，通路孔204_h和再分布导电层211可以防止由于焊盘区域211_1与导电层m4的接触面积减小而形成侧壁区域211_l’的悬垂结构。
83.当侧壁区域211_l’具有悬垂结构时，侧壁区域211_l’沿着通路孔204_h的第一面204_ha和第二面204_hb形成，使得db较大，使得与db相对应的部分向内延伸超过限制线rl，而da较小，使得与da相对应的部分不向内延伸超过限制线rl。因此，侧壁区域211_l’可以与从第一焊盘区域211_1的外边缘沿第三方向d3延伸的限制线rl相交。当悬垂的大小较大时，可以在侧壁区域211_l’和第一焊盘区域211_1之间形成空隙，从而导致半导体器件10的劣化。
84.图5至图18是用于示出根据本公开的一些实施例的制造半导体器件的方法的中间步骤的图。
85.图6是沿线a-a’截取的图5的半导体器件10a的截面图。参照图5和图6，设置覆盖在衬底100上的第一导电层m1至第四导电层m4以及第一绝缘层201至第三绝缘层203的第四预绝缘层204a。
86.图6中的第一导电层m1至第四导电层m4分别对应于图1至图4中的第一导电层m1至第四导电层m4。图6中的第一绝缘层201至第三绝缘层203分别对应于图1至图4中的第一绝缘层201至第三绝缘层203。第四预绝缘层204a对应于图1至图4中的第四绝缘层204。第四预绝缘层204a形成为覆盖第三绝缘层203和第四导电层m4。
87.图8是沿线a-a’截取的图7的半导体器件10a的截面图。图9是图7的区域ra的放大图。另外参照图7至图9，可以将光刻胶pr施加到第四预绝缘层204a的顶面，并且包括图案组pg的掩模图案mask形成在光刻胶pr的顶面上。
88.在实施例中，图案组pg包括主图案mp以及第一寄生图案r/t1至第三寄生图案r/t3。图案组pg是指用于形成图1至图4的通路孔204h的多个掩模图案。尽管在图9中示出了三个寄生图案，但是本公开的实施例不限于此，并且寄生图案的数量可以变化。在实施例中，可以通过调整寄生图案的数量来控制通路孔204_h的面的数量。
89.在实施例中，主图案mp在平面图中具有与图1至图4中的第四通路204_h相同的八边形形状，并且具有闭合环形状。在实施例中，除主图案mp之外的八边形在第一方向d1或第二方向d2上的宽度wv在1um至100um的范围内。
90.在平面图中，主图案mp可以与在本文中更详细描述的第一寄生图案r/t1间隔开主
间距spm。主节距pm等于主图案mp的主宽度wm和主间距spm的总和。
91.在实施例中，第一寄生图案r/t1在平面图中具有与主图案mp相同的八边形形状。第一寄生图案r/t1与主图案mp相邻设置并且具有围绕主图案mp的闭合环形状。在平面图中，第一寄生图案r/t1可以与稍后描述的第二寄生图案r/t2间隔开第一间距sp1。第一节距p1等于第一寄生图案r/t1的第一宽度w1和第一间距sp1的总和。
92.在根据一些实施例的图案组pg中，第一间距sp1可以等于主间距spm或者可以与其不同。在实施例中，第一宽度w1大于主宽度wm，使得第一间距sp1与第一节距p1的比值小于主间距spm与主节距pm的比值。
93.在实施例中，第二寄生图案r/t2在平面图中具有与第一寄生图案r/t1相同的八边形形状，并且与第一寄生图案r/t1相邻设置。第二寄生图案r/t2具有围绕第一寄生图案r/t1的闭合环形状。在平面图中，第二寄生图案r/t2可以与稍后描述的第三寄生图案r/t3间隔开第二间距sp2。第二节距p2等于第二寄生图案r/t2的第二宽度w2与第二间距sp2的总和。
94.在根据一些实施例的图案组pg中，第二间距sp2可以等于第一间距sp1，或者可以与其不同。在实施例中，第二宽度w2大于第一宽度w1，使得第二间距sp2与第二节距p2的比值小于第一间距sp1与第一节距p1的比值。
95.在实施例中，第三寄生图案r/t3在平面图中具有与第二寄生图案r/t2相同的八边形形状。第三寄生图案r/t3与第二寄生图案r/t2相邻设置并且具有围绕第二寄生图案r/t2的闭合环形状。在平面图中，第三寄生图案r/t3可以与掩模层间隔开第三间距sp3。第三节距p3等于第三间距sp3与第三寄生图案r/t3的第三宽度w3的总和。
96.在根据一些实施例的图案组pg中，第三间距sp3可以等于第一间距sp1，或者可以与其不同。在实施例中，第三宽度w3大于第二宽度w2，使得第三间距sp3与第三节距p3的比值小于第二间距sp2与第二节距p2的比值。
97.当执行基于寄生图案的间距与节距的比值减小的工艺时，图1至图4中的通路孔204_h可以包括具有小于第一坡度sa的第二坡度sb的第二面204_hb。
98.此外，主图案mp以及第一寄生图案r/t1至第三寄生图案r/t3中的每一个在平面图中具有八边形闭合环。然而，本公开的实施例不限于此，并且第一寄生图案r/t1至第三寄生图案r/t3中的每一个的形状可以例如根据通路孔204_h的平面形状而变化。例如，在通路孔204_h在平面图中具有圆形形状的实施例中，主图案mp以及第一寄生图案r/t1至第三寄生图案r/t3中的每一个在平面图中具有圆形闭合环形状。
99.图11是沿图10的a-a’线截取的图10的半导体器件10a的截面图。图12是图11的rb区域的放大图。另外参照图10至图12，使用掩模图案mask(图8)将光刻胶pr曝光，使得形成曝光的光刻胶。去除掩模图案mask并且显影曝光的光刻胶以形成包括光刻胶孔图案pr_h的光刻胶层pr’。在实施例中，曝光方案可以包括接触、邻近投影、投影转移、浸没等。然而，本公开的实施例不限于此。
100.光刻胶孔图案pr_h可以形成为相对于第三方向d3倾斜。光刻胶孔图案pr_h可以包括相对于衬底100竖直且顺序布置的第一面pr_ha和第二面pr_hb。
101.在实施例中，第一面pr_ha直接接触并且连接到第四预绝缘层204a的顶面，并且相对于第四预绝缘层204a的顶面以第一坡度sa’延伸。在实施例中，第一坡度sa在60
°
至90
°
的
范围内。然而，本公开的实施例不限于此，并且第一坡度sa’的数值可以变化。
102.第二面pr_hb直接连接到并且直接接触第一面pr_ha，并且相对于第四预绝缘层204a的顶面以第二坡度sb’延伸。在实施例中，相对于第四预绝缘层204a的顶面，第二坡度sb’小于第一坡度sa’。可以通过改变主宽度wm/第一宽度w1至第三宽度w3、主间距spm/第一间距sp1至第三间距sp3以及主节距pm/第一节距p1至第三节距p3的组合，来调整第一坡度sa’和第二坡度sb’。
103.图14是沿线a-a’截取的图13的半导体器件的截面图。另外参照图13和图14，使用包括光刻胶孔图案pr_h的光刻胶层pr’作为刻蚀掩模来刻蚀第四预绝缘层204a，从而形成包括通路孔204_h的第四绝缘层204。第四导电层m4的一部分通过通路孔204_h暴露。
104.在实施例中，在蚀刻工艺期间，可以使用激光钻孔方案、湿法蚀刻方案或干法蚀刻方案。例如，在实施例中，可以使用干法蚀刻方案。然而，本公开的实施例不限于此。在实施例中，干法蚀刻方案可以包括rie(反应离子蚀刻)、merie(磁增强反应离子蚀刻)、cde(化学下游蚀刻)、ecr(电子回旋共振)和tcp(变压器耦合等离子体)。
105.图16是沿线a-a’截取的图15的半导体器件的截面图。再次参照图15和图16，再分布导电层211形成在第四绝缘层204和通路孔204_h上。
106.在实施例中，再分布导电层211可以包括导电材料，例如选自铝(al)、铜(cu)、银(ag)、锡(sn)、金(au)、镍(ni)、铅(pb)、钛(ti)或其合金的化合物。在实施例中，再分布导电层211可以使用物理气相沉积方案(pvd)、伴随物理气相沉积的铝回流工艺方案、化学气相沉积方案(cvd)、等离子体增强cvd方案、原子层沉积方案(镶嵌)或电镀方案等来形成。例如，可以使用作为物理气相沉积(pvd)类型的溅射方案形成再分布导电层211。然而，本公开的实施例不限于此。
107.图18是沿线a-a’截取的图17的半导体器件的截面图。另外参照图17和图18，钝化层210和再分布凸块212形成在再分布导电层211上。因此，形成半导体器件10。
108.在图5至图18的制造半导体器件10的方法中，与主图案mp相邻的多个寄生图案r/t1至r/t3包括在掩模图案mask中，然后在没有附加工艺的情况下形成图1至图4中的通路孔204_h和线路区域211_l的侧壁区域211_l’。因此，可以提高再分布导电层211的阶梯覆盖。
109.图19是用于示出根据本公开的实施例的半导体器件10’的图。为了便于描述，参照图19，以下描述基于其与图1至图4中描述的不同之处，并且为了便于解释，可以省略相似或相同元件的重复描述。
110.参照图19，图1至图4中的通路孔204_h和图19中的通路孔204_h’彼此对应。图1至图4的再分布导电层211和图19的再分布导电层211’彼此对应。
111.通路孔204_h’在平面图中具有矩形形状，并且再分布导电层211’的第一焊盘区域211_1’在平面图中具有矩形形状并且形成在通路孔204_h’中。
112.图20是用于示出根据本公开的实施例的半导体器件10”的图。为了便于描述，参照图20，以下描述基于其与图1至图4中描述的不同之处，并且为了便于解释，可以省略相似或相同元件的重复描述。
113.参照图20，图1至图4中的通路孔204_h和图20中的通路孔204_h”彼此对应。图1至图4中的再分布导电层211和图20中的再分布导电层211”彼此对应。
114.通路孔204_h”在平面图中具有圆形形状，并且再分布导电层211”的第一焊盘区域
211_1”在平面图中具有圆形形状并且形成在通路孔204_h”中。
115.图21和图22是用于示出根据本公开的一些实施例的半导体器件的图。为了便于描述，参照图21和图22，以下描述基于其与图1至图4中描述的不同之处，并且为了便于解释，可以省略相似或相同元件的重复描述。
116.图1至图4中的通路孔204_h与图21和图22中的通路孔204_h
”’
彼此对应。图1至图4中的再分布导电层211与图21和图22中的再分布导电层211
”’
彼此对应。
117.当通路孔204_h
”’
与图1至图4中的通路孔204_h比较时，通路孔204_h
”’
还具有第三面204_hc，该第三面204_hc位于比第二面204_hb的高度高的高度(例如，在第三方向d3上距衬底100的距离)处，并且相对于第四导电层m4的顶面具有小于第二坡度sb的第三坡度sc。
118.第三面204_hc可以相对于第三方向d3倾斜。第三面204_hc可以直接连接到并且可以直接接触第二面204_hb，并且相对于第四导电层m4的顶面以第三坡度sc延伸。在实施例中，相对于第四导电层m4的顶面，第三坡度sc小于第二坡度sb。因此，第一坡度sa大于第二坡度sb，第二坡度sb大于第三坡度sb。因此，通路孔结构可以提高再分布导电层211
”’
的线路区域211_l
”’
的阶梯覆盖。
119.因此，再分布导电层211
”’
的线路区域211_l
”’
沿着第一面204ha至第三面204_hc延伸。线路区域211_k
”’
在第三面204_hc上的部分在第二方向d2上的第三厚度dc大于线路区域211_l
”’
在第二面204_hb上的部分在第二方向d2上的第二厚度db。线路区域211_l
”’
在第二面204_hb上的部分在第二方向d2上的第二厚度db大于线路区域211_l
”’
在第一面204_ha上的部分在第二方向d2上的第一厚度da。
120.图23是用于示出根据本公开的实施例的半导体器件10
””
的图。以下描述将基于其与图1至图4中的半导体器件10的不同之处，并且为了便于解释，可以省略相似或相同元件的重复描述。
121.半导体器件10
””
包括布线213来代替图1至图4所示的再分布凸块212。布线213和第二焊盘区域2112经由再分布导电层211与第四导电层m4电连接。
122.图24是用于示出根据本公开的实施例的半导体器件的效果的曲线图。
123.图24的曲线图的纵轴可以表示作为具有相同焊盘区域大小的两个通孔结构(本发明和常规)中的每一个的样本的竖直高度。其水平轴表示基于竖直高度的样本的电阻值。
124.通孔结构(本发明)包括通路孔，例如根据本公开的实施例的通路孔204_h，并且具有多坡度结构以及具有在ra至rb范围内的电阻。
125.具有单坡度结构的通孔结构(常规)的最小电阻值是ra，其大于具有多坡度结构的通孔结构(本发明)的最大电阻值rb。具有单坡度结构的通孔结构的最大电阻值是rb。
126.因此，具有诸如根据本公开的实施例的通路孔204_h之类的通路孔并因此具有多坡度结构的通孔结构的电阻相关效率增加。
127.此外，具有多坡度结构的通孔结构的侧壁轮廓的厚度可以是均匀的，从而防止由于侧壁区域211_l’中的孔而导致的故障。
128.由于通路孔204_h不具有多阶梯结构，因此来自工艺的残留物或副产物(例如，聚合物)不会残留在通路孔204_h的第一面204_ha和第二面204_hb之间，因此可以提高半导体器件的耐用性。
129.此外，在根据本公开的一些实施例的制造半导体器件的方法中，如在图7至图9的描述中，与主图案mp相邻的多个寄生图案r/t1至r/t3可以形成在掩模图案mask中以形成通路孔204_h和线路区域211_l的侧壁区域211_l’，而不增加单独的工艺，从而可以提高再分布层的阶梯覆盖。
130.尽管已经参考附图描述了本公开的实施例，但是对于本领域技术人员显而易见的是，本公开可以以各种形式制造而不限于上述实施例，并且在不脱离本公开的技术精神和本质特征的情况下可以以其他具体形式体现。因此，上述实施例在所有方面应被视为说明性的而不是限制性的。