半导体元件的形成方法及半导体元件与流程

1.本发明属于半导体制作方法技术领域，尤其涉及一种半导体元件的形成方法及半导体元件。


背景技术：

2.根据衬底结构特点，fin fet器件可分为绝缘体上硅衬底(soi)fin fet和体硅衬底(bulk)fin fet，现有技术中，为了提高器件的性能，采用soi
3.(silicon-on-insulator，绝缘体上硅)结构形成鳍式晶体管。现有技术中利用soi结构形成鳍式场效应晶体管的方法包括：提供soi衬底，该soi衬底包括第一半导体衬底，位于第一半导体衬底上的埋层，位于埋层上的第二半导体衬底；图案化第二半导体衬底形成鳍部。之后形成栅极结构、源极和漏极。(soi)finfet具备自然的隔离层(box)可有效抑制漏电及降低寄生电容，工艺流程也较为简单。然而soi原始硅片(raw wafer)外购成本较高，远高于体硅衬底硅片的成本。


技术实现要素：

4.为克服现有技术其中一缺陷，本发明提供一种半导体元件形成方法及半导体元件。
5.本发明采用的技术方案为：
6.一种半导体元件的形成方法，包括：
7.提供一衬底；
8.在所述衬底上形成第一鳍部，所述第一鳍部包括：第一半导体层和位于所述第一半导体层上的第二半导体层；
9.在所述第一鳍部上形成虚置栅极结构；
10.去除所述第一半导体层形成通槽，所述第一鳍部剩余的部分为第二鳍部；
11.在所述衬底上形成隔离层，所述隔离层填充所述通槽；
12.在所述隔离层上形成层间介电层；
13.去除所述虚置栅极结构，在所述第二鳍部上形成栅极堆叠。
14.在其中一些实施例中，所述第一半导体层为硅锗层。
15.在其中一些实施例中，去除所述第一半导体层形成通槽的工艺为湿法刻蚀工艺。
16.在其中一些实施例中，所述第二半导体层为单晶硅层，形成第二半导体层的工艺为外延工艺。
17.在其中一些实施例中，形成所述隔离层的工艺为原子层沉积或流体cvd。
18.在其中一些实施例中，形成所述虚置栅极结构包括：
19.在所述第一鳍部上形成虚置介电层；
20.在所述虚置介电层上形成虚置栅极；
21.所述虚置介电层和所述虚置栅极构成所述虚置栅极结构。
22.在其中一些实施例中，形成所述栅极堆叠包括：
23.移除所述虚置栅极结构以形成栅极沟槽；
24.在所述栅极沟槽中形成栅极介电层；
25.在所述栅极介电层上形成栅极电极；
26.所述栅极介电层和所述栅极电极构成所述栅极堆叠。
27.在其中一些实施例中，所述半导体元件的形成方法还包括：在除所述虚置栅极结构以外的有源区生长外延层。
28.本发明还提供一种半导体元件，包括：
29.衬底；
30.隔离层，其位于所述衬底上；
31.第二鳍部，其位于所述隔离层上；
32.栅极堆叠，其位于所述第二鳍部上，并且所述栅极堆叠至少部分延伸至所述隔离层中直至与所述衬底相接。
33.在其中一些实施例中，所述第二鳍部包括：
34.沟道区域，其位于所述栅极堆叠的下方；
35.外延源/漏极区域，其位于所述沟道区域两端；所述外延源/漏极区域内形成有外延层。
36.与现有技术相比，本发明的优点和积极效果在于：
37.本技术通过在衬底上形成包括第一半导体层及第二半导体层的第一鳍部，然后去除第一半导体层形成通槽，再在衬底上形成隔离层填充通槽，最终形成具有低漏电及低寄生电容的半导体元件。另外，形成的栅极堆叠至少部分延伸至衬底中，与衬底相接，可提高散热效果，从而避免晶体管与衬底完全隔绝时所导致的自加热效应。
附图说明
38.图1为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一半导体层和第二半导体层已形成；
39.图2为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一鳍部已形成；
40.图3为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中虚置栅极结构已形成；
41.图4为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中第一半导体层已被去除；
42.图5a为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中隔离层已形成；
43.图5b为图5a中沿x轴方向的剖视结构示意图；
44.图5c为图5a中沿y轴方向的剖视结构示意图；
45.图6a为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中外延层已形成；
46.图6b为图6a中沿x轴方向的剖视结构示意图；
47.图6c为图6a中沿y轴方向的剖视结构示意图；
48.图7a为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中层间介电层已形成；
49.图7b为图7a中沿x轴方向的剖视结构示意图；
50.图7c为图7a中沿y轴方向的剖视结构示意图；
51.图8a为本发明一实施例中半导体元件的形成方法的步骤剖面示意图，其中栅极堆叠已形成；
52.图8b为图8a中沿x轴方向的剖视结构示意图；
53.图8c为图8a中沿y轴方向的剖视结构示意图；
54.图9为本发明一实施例的半导体元件的形成方法的流程示意图；
55.图中：
56.100、衬底；101、第一鳍部；1011、外延层；102、虚置栅极结构；103、第二鳍部；104、栅极堆叠；200、第一半导体层；201、通槽；300、第二半导体层；400、隔离层；500、层间介电层。
具体实施方式
57.下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
58.本发明实施例提供了一种半导体元件的形成方法，包括：
59.提供一衬底；
60.在衬底上形成第一鳍部，第一鳍部包括：第一半导体层和位于第一半导体层上的第二半导体层；
61.在第一鳍部上形成虚置栅极结构；
62.去除第一半导体层形成通槽，第一鳍部剩余的部分为第二鳍部；
63.在衬底上形成隔离层，隔离层填充通槽；
64.在隔离层上形成层间介电层；
65.去除虚置栅极结构，在第二鳍部上形成栅极堆叠。
66.本实施例通过在衬底上形成包括第一半导体层及第二半导体层的第一鳍部，然后去除第一半导体层，形成通槽，再用隔离层填充通槽，形成结构上与绝缘体上硅衬底相类似的结构，形成的半导体元件具有低漏电及低寄生电容的优点。另外，形成的栅极堆叠至少部分延伸至衬底中，与衬底相接，可提高散热效果，从而降低(soi)finfet与硅衬底完全隔绝所导致的自加热效应。该部分栅极结构并非有效栅极，并不导致电性变化。
67.图1至图8c为本发明第一实施例中形成半导体元件的形成方法示意图。首先，如图1所示，提供一衬底100。衬底100可以是硅、锗、
ⅲ‑ⅴ
族化合物半导体材料、
ⅱ‑ⅵ
族化合物半导体材料或其他化合物半导体材料等，也可以采用单晶材料，对于单晶材料也可通过掺杂使其成为n型衬底或p型衬底。
68.接着，请参考图1所示，在衬底上形成第一半导体层200；在第一半导体层200上形
成第二半导体层300。例如，第一半导体层200材料可选用硅锗(sige)，第二半导体层300材料可选用单晶硅(si)，因此，在衬底100上形成硅锗层上硅层。第一半导体的材料不限于硅锗，也可以为氧化硅(sio2)。第二半导体的材料不限于单晶硅，也可以选自单晶锗或者单晶锗硅、iii-v族元素化合物、单晶碳化硅。在一些实施例中，第二半导体层300为单晶硅层，形成第二半导体层300的工艺可选用外延工艺。
69.然后，参考图2，在衬底100上形成第一鳍部101。参考图2，对第一半导体层200和第二半导体层300进行图案化形成第一鳍部101，其中图案化第一半导体层200和第二半导体层300的方法为光刻、刻蚀工艺。在一些实施例中，第一鳍部101的形成方法可以是，在第二半导体层300上先形成一图案化掩模，再经过一蚀刻制作工艺，将该图案化掩模的图案转移至第二半导体层300上。接着，搭配沉积、化学机械研磨与回蚀刻制作工艺而形成突出于衬底100的第一鳍部101。
70.除此之外，在另一实施例中，第一鳍部101的形成方式也选择先形成一图案化硬掩模层于衬底100上，再利用一外延制作工艺于暴露于该图案化掩模层外的衬底上长出第一半导体层200和第二半导体层200，以作为第一鳍部101。
71.图1至图8c中示出了仅有一个第一鳍部的情况，事实上，本技术并不限制第一鳍部的数量。对于多个第一鳍部的半导体元件，其包括了多个晶体管，因此在衬底中通过形成间隔部件构造sti(shallow trench isolation，浅沟道隔离)，将各个晶体管分隔间隔部件包括：氧化硅、氮化硅、氮氧化硅、其他合适的材料或它们的组合。形成间隔部件包括：使用光刻工艺来曝光衬底的一部分，在衬底的曝光部分中蚀刻沟槽(例如，通过干蚀刻工艺、湿蚀刻工艺或它们的组合)，以及使用一种或多种介电材料填充沟槽(例如，通过化学气相沉积工艺)。
72.然后，参考图3，依序在第一鳍部101上形成虚置介电层(图中未示出)、虚置栅极，再图案化这些材料层，形成一个虚置栅极结构102，虚置栅极结构102分别包含虚置介电层、虚置栅极。其中，虚置介电层由氧化硅、氮化硅或氮氧化硅所构成的，虚置栅极由具有掺质的多晶硅材料、不具有任何掺质多晶硅材料或非晶硅材料所构成。
73.之后，参考图4，去除第一半导体层200形成通槽201，第一鳍部101剩余的部分为第二鳍部103。去除第一半导体层200的工艺为干法刻蚀工艺或湿法刻蚀工艺。湿法刻蚀工艺采用磷酸、氢氟酸，采用湿法刻蚀时，通槽201的形貌具有较好的均匀性，后续在通槽201内形成的隔离层较为平整。利用第一半导体层200与第二半导体层300的高刻蚀选择比，在去除部分宽度的第一半导体层200时，不会对第二半导体层300造成损伤，工艺过程简单。
74.接着，参考图5a至图5c，在衬底100上形成隔离层400，隔离层400填充通槽201。隔离层400覆盖衬底100，并且隔离层100表面与通槽201顶部齐平。隔离层可以是氧化硅(sio2)。隔离层的形成工艺为化学气相沉积工艺，例如：原子层沉积或流动化学气相沉积。原子层沉积工艺形成隔离层的过程为：利用含有硅元素的第一前驱体(硅烷)，在衬底的表面一层层沉积，最终形成覆盖在衬底及虚置栅极上的隔离层，然后进行平坦化工艺，去除虚置栅极上的隔离层材料。例如，流动化学气相沉积工艺形成隔离层的过程为：以具有环硅烷作为前驱体，与含氮化合物反应沉积到衬底上，形成硅氮薄膜，经过氧化性气体氧化，得到氧化硅薄膜；再通过固化处理，得到氧化硅层。
75.之后，参考图7a至图7c，形成覆盖整个虚置栅极结构102的层间介电层500。层间介
电层包含氧化硅层或四乙氧基硅烷。然后平坦化层间介电层500以暴露出虚置栅极结构102的顶部，并进行一选择性的干法蚀刻或湿法蚀刻工艺去除虚置栅极(或虚置栅极结构102)，以在层间介电层500中形成栅极沟槽。如果需要对栅极的阈值电压进行调节，则对被暴露的栅极沟槽进行第一阈值电压掺杂制作工艺。举例来说，若选择在晶体管区形成p型晶体管，则可掺杂n型掺质至栅极沟槽中的沟道区域，以调整在晶体管区形成的栅极结构的阈值电压。反之，若选择在晶体管区形成n型晶体管，则需掺杂p型掺质来调整阈值电压。在其中一些实施例中，n型掺质例如是砷原子、磷原子、锑原子或铋原子，p型掺质例如是硼原子、铝原子、镓原子或铟原子。如图1至图8c所示，衬底100上定义有多个晶体管区，例如三个晶体管区，要获得不同阈值电压的晶体管，则采用图案化掩膜层，分别对三个栅极沟槽进行不同的掺杂工艺。
76.接着，参考图8a至图8c，依序在栅极沟槽中形成栅极介电层(图中未示出)和栅极电极，栅极介电层和栅极电极构成栅极堆叠104。栅极介电层为沉积于栅极沟槽中的一或多个膜层。在一些实施例中，栅极介电层包括一或多个介电层，例如一或多个膜层的氧化硅、氮化硅等。举例而言，在一些实施例中，栅极介电层包括由氧化硅界面层，且包括上方的高k介电材料，例如是选自氧化铪(hfo2)、硅酸铪氧化合物(hfsio4)、硅酸铪氮氧化合物(hfsion)、氧化铝(al2o3)等或其组合所组成的群组。栅极介电层可以包括具有大于约7.0的k值的介电层。栅极介电层还可以包括阻挡层、功函数层。阻挡层可包含金属材料如氮化钛(tin)、铝化钛tial、氮化钽(tan)，用于防止在形成金属栅极过程中产生的离子向下面的功函数层扩散。功函数层的组成优选依据适用的晶体管型态而不同材质。例如，若晶体管为n型晶体管，功函数层可包含功函数为3.9ev)～4.3ev的金属材料，如铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或碳化钛铝(tialc)等，但不以此为限。反之，若晶体管为p型晶体管，功函数层则包含功函数为4.8ev～5.2ev的金属材料，如氮化钛(tin)、氮化钽(tan)或碳化钽(tac)等。不同晶体管区的栅极结构的功函数层可具有相同的导电型及不同的厚度，也可以具有不同的导电型。栅极介电层的形成方法可以包括分子束沉积(molecular-beamdeposition，mbe)、ald、pecvd等。在部分的虚置介电层留在栅极沟槽中的实施例中，栅极介电层还包括虚置介电层。栅极电极可以包括含金属的材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、前述的组合或前述的多层。
77.在其中一些实施例中，参考图6a至图6c,在形成层间介电层500之前，在除虚置栅极结构102以外的有源区生长外延层1011。外延层的形成方法可以是：在第二鳍部上形成凹部，凹部至少部分延伸至第二鳍部位于虚置栅极结构以下；然后在凹部中外延生长外延层，从而使得外延层延伸至栅极堆叠的下方。凹部的形成可以使用碱性溶液刻蚀位于沟道区域两端的源极/漏极区域。碱性溶液包含四甲基氢氧化铵(tmah)或氢氧化铵。在源极/漏极区域，使用外延(epi)半导体材料形成应变的外延层，以吸收形成的源极/漏极在沟道区域中的应力。例如，可在源极/漏极区域外延生长硅(si)或硅锗(sige)或硅磷(sip)以形成适用于不同类型器件的凸起的源极和漏极部件。在外延生长外延层的同时，可原位掺杂外延生长的材料形成源极和漏极，其可以省去先前及后续的离子注入，当然也可以并用原位掺杂以及注入掺杂。如图7a至图7c所示，外延层1011作为源极/漏极被包覆在层间介电层500中。如图8a至8c所示，外延层1011作为源极/漏极被包覆在层间介电层500中，并且虚置栅极结构102已被替换成栅极堆叠104。如图8b所示，栅极堆叠104中至少栅极电极部分延伸至与衬
底100相接，因而，晶体管产生的热量可由栅极电极向衬底中散热，从而提高了晶体管的散热效果，并且，延伸部分的栅极电极没有覆盖第二鳍部(即，沟道区域和源极/漏极区域)，并不导致电性变化，因此可以看作非真正意义上的栅极电极。
78.如图9所示，为本技术其中一实施例的半导体元件的形成方法，包括如下步骤：
79.提供一衬底100；
80.在衬底100上形成第一半导体层200和第二半导体层300，
81.通过光刻、刻蚀工艺对第一半导体层200和第二半导体层300进行图案化形成第一鳍部101；
82.依序在第一鳍部101上形成虚置介电层、虚置栅极，再通过光刻、刻蚀工艺使这些材料层形成一个虚置栅极结构102；
83.通过湿法刻蚀工艺去除第一半导体层200，形成通槽201；同时，第一鳍部101余下的部分形成第二鳍部103；
84.在衬底100上通过流动化学气相沉积工艺形成隔离层400，隔离层400填充通槽201；
85.通过湿法刻蚀工艺刻蚀在第二鳍部103的源极/漏极区域形成凹部，凹部部分延伸至第二鳍部103位于虚置栅极结构102以下，然后在凹部中外延生长外延层1011；同时，通过原位掺杂工艺形成源极/漏极；
86.沉积覆盖整个虚置栅极结构102的层间介电层500；
87.平坦化层间介电层500以暴露出虚置栅极结构102的顶部，并进行一选择性的干法蚀刻工艺去除虚置栅极结构102，以在层间介电层500中形成栅极沟槽；
88.依序在栅极沟槽中形成栅极介电层和栅极电极，从而形成栅极堆叠104。
89.如图8a至图8c所示，本技术另一实施例提供一种半导体元件，包括：
90.衬底100；
91.隔离层400，其位于衬底100上；
92.第二鳍部103，位于隔离层400上；
93.栅极堆叠104，位于第二鳍部103上，并且栅极堆叠104至少部分延伸至隔离层400中直至与衬底100相接。栅极堆叠104与衬底100相接，可提高散热效果，从而降低位于隔离层400上方的晶体管与衬底100完全隔绝时所导致的自加热效应，并且该延伸部分的栅极堆叠并非有效栅极，并不导致电性变化。
94.在另一些实施例中，为了吸收形成的源极/漏极在沟道区域中的应力，第二鳍部包括：
95.沟道区域，其位于栅极堆叠104的下方；
96.外延源/漏极区域，位于沟道区域两端；外延源/漏极区域内形成有外延层1011。外延层可吸收源极/漏极在沟道区域中的应力，降低源极/漏极由于应力产生缺陷的可能。
97.综上，本发明的半导体元件的形成方法，主要是利用在衬底上形成包括第一半导体层及第二半导体层的第一鳍部，然后去除第一半导体层，形成通槽，再用隔离层填充通槽，形成具有低漏电及低寄生电容的半导体元件。另外，形成的栅极堆叠至少部分延伸至衬底中，与衬底相接，可提高散热效果，从而降低晶体管与衬底完全隔绝所导致的自加热效应。