半导体装置及其制造方法与流程

半导体装置及其制造方法
1.相关申请的交叉引用
2.本技术要求于2021年8月10日在韩国知识产权局提交的韩国 专利申请no.10-2021-0105272的优先权，该申请的全部内容以引用 方式并入本文中。
技术领域
3.本公开涉及一种半导体装置，并且更具体地，涉及一种包括场 效应晶体管的半导体装置以及制造该半导体装置的方法。


背景技术：

4.半导体装置可以包括集成电路，该集成电路包括金属氧化物半 导体场效应晶体管(mosfet)。为了满足对具有小图案尺寸和减小 的设计规则的半导体装置的日益增长的需求，mosfet正被积极地 按比例缩小。mosfet的按比例缩小可能导致半导体装置的操作特 性的劣化。因此，正在进行各种研究以克服与半导体装置的按比例缩 小相关联的技术限制并且实现高性能半导体装置。


技术实现要素：

5.本公开的一个实施例提供了一种具有改善的电特性和可靠性的 半导体装置以及制造该半导体装置的方法。
6.根据本公开的一个实施例，半导体装置可以包括：有源图案， 其位于衬底上，并且在第一方向上延伸；多个源极/漏极图案，其位 于有源图案上，并且在第一方向上彼此间隔开；栅电极，其位于源极
7./漏极图案之间且与有源图案交叉，并且在与第一方向相交的第二方 向上延伸；以及多个沟道图案，其堆叠在有源图案上，并且被配置为 将多个源极/漏极图案中的两个或更多个彼此连接。多个沟道图案可 以诸如在与由衬底的上表面限定的平面垂直的方向上彼此间隔开。多 个沟道图案中的每一个可以包括：第一部分，其位于栅电极与多个源 极/漏极图案之间；以及多个第二部分，其连接到第一部分，并且在 与由衬底的上表面限定的平面垂直的方向上与栅电极重叠。多个第二 部分中的每一个可以在第二方向上彼此间隔开。
8.根据本公开的另一实施例，半导体装置可以包括：有源图案， 其位于衬底上，并且在第一方向上延伸；多个源极/漏极图案，其位 于有源图案上，并且在第一方向上彼此间隔开；栅电极，其位于源极 /漏极图案之间且与有源图案交叉，并且在与第一方向相交的第二方 向上延伸；多个沟道图案，其堆叠在有源图案上，并且被配置为将多 个源极/漏极图案中的两个或更多个彼此连接；栅极绝缘图案，其位 于栅电极与多个沟道图案之间；多个栅极间隔件，其从多个沟道图案 中的最上面的一个的顶表面延伸，以位于栅电极的侧表面的至少一部 分上；栅极封盖图案，其位于栅极间隔件之间，并且位于栅电极的顶 表面上；层间绝缘层，其位于多个源极/漏极图案中的一个或多个的 顶表面、多个栅极间隔件中的一
个或多个的侧表面、以及栅极封盖图 案的顶表面上；多个有源接触件，其穿透层间绝缘层，并且连接到多 个源极/漏极图案中的相应的源极/漏极图案；以及栅极接触件，其穿 透栅极封盖图案和层间绝缘层，并且连接到栅电极。多个沟道图案可 以诸如在与由衬底的上表面限定的平面垂直的方向上彼此间隔开。多 个沟道图案中的每一个可以包括：第一部分，其位于栅电极与多个源 极/漏极图案之间；以及多个第二部分，其连接到第一部分，并且在 与由衬底的上表面限定的平面垂直的方向上与栅电极重叠。多个第二 部分可以在第二方向上彼此间隔开。
9.根据本公开的另一实施例，半导体装置可以包括：衬底，其包 括第一单元区域和第二单元区域；多个有源图案，其位于衬底的第一 单元区域和第二单元区域中的每一个上，并且在第一方向上延伸；第 一多个源极/漏极图案，其位于第一单元区域上，并且在第一方向上 彼此间隔开；栅电极，其位于第一多个源极/漏极图案之间且与多个 有源图案中的至少一个交叉，并且在与第一方向相交的第二方向上延 伸；以及第一多个沟道图案，其堆叠在第一单元区域上，并且被配置 为将第一多个源极/漏极图案中的两个或更多个彼此连接。第一多个 沟道图案可以诸如在与由衬底的上表面限定的平面垂直的方向上彼 此间隔开。第一多个沟道图案中的每一个可以包括：第一部分，其位 于栅电极与第一多个源极/漏极图案之间；以及多个第二部分，其连 接到第一部分，并且在与由衬底的上表面限定的平面垂直的方向上与 栅电极重叠。多个第二部分可以在第二方向上彼此间隔开。
附图说明
10.图1a是示出根据本公开的实施例的半导体装置的平面图。
11.图1b是示出根据本公开的实施例的半导体装置的多个沟道图 案中的一个并且与图1a的部分“i”对应的平面图。
12.图2a、图2b、图2c和图2d是为了示出根据本公开的实施例 的半导体装置而分别沿图1a的线a-a'、b-b'、c-c'和d-d'截取的截 面图。
13.图3和图4是为了示出根据本公开的实施例的半导体装置而各 自分别沿图1a的线d-d'截取的截面图。
14.图5a、图6a、图10a、图12a和图13a是示出根据本公开的 实施例的制造半导体装置的方法并且与图1a的部分“i”对应的平 面图。
15.图5b、图6b、图11a、图12b、图13b和图14a是为了示出 根据本公开的实施例的制造半导体装置的方法而各自沿对应的平面 图的线a-a'截取的截面图。
16.图10b是为了示出根据本公开的实施例的制造半导体装置的方 法而沿对应的平面图的线b-b'截取的截面图。
17.图10c是为了示出根据本公开的实施例的制造半导体装置的方 法而沿对应的平面图的线c-c'截取的截面图。
18.图5c、图6c、图7、图8、图9、图10d、图11b、图12c和 图14b是为了示出根据本公开的实施例的制造半导体装置的方法而 各自沿对应的平面图的线d-d'截取的截面图。
具体实施方式
19.现在将参照示出了示例实施例的附图更加充分地描述本公开的 示例实施例。
20.图1a是示出根据本公开的实施例的半导体装置的平面图。图 1b是示出根据本公开的实施例的半导体装置的沟道图案中的一个并 且与图1a的部分“i”对应的平面图。图2a、图2b、图2c和图2d 是为了示出根据本公开的实施例的半导体装置而分别沿图1a的线 a-a'、b-b'、c-c'和d-d'截取的截面图。
21.参照图1a、图1b、图2a、图2b、图2c和图2d，可以提供 包括至少一个有源图案ap的衬底100。衬底100可以是这样的半导 体衬底：其由例如硅(si)、锗(ge)、硅锗(sige)和化合物半导 体材料中的至少一种形成，或者包括例如硅(si)、锗(ge)、硅锗 (sige)和化合物半导体材料中的至少一种。在一个实施例中，衬底 100可以是硅晶片。衬底100的顶表面可以平行于第一方向d1和第 二方向d2，并且可以垂直于第三方向d3。第一方向d1、第二方向 d2和第三方向d3可以彼此正交。
22.有源图案ap可以包括在第一方向d1上延伸并且在第二方向 d2上彼此间隔开的多个有源图案ap。有源图案ap中的一个可以设 置在第一单元区域pr上，并且有源图案ap中的另一个可以设置在 第二单元区域nr上。第一单元区域pr和第二单元区域nr可以是 其中设置有构成逻辑单元的标准单元的区域。设置在第一单元区域 pr和第二单元区域nr上的晶体管可以是逻辑晶体管。作为示例， 第一单元区域pr可以是其中设置有pmos场效应晶体管的区域，第 二单元区域nr可以是其中设置有nmos场效应晶体管的区域。为 了描述方便，下面的描述将参照单个有源图案ap设置在第一单元区 域pr上的示例，但是其余的有源图案ap可以被配置为具有与以下 描述的特征基本相同的特征。
23.有源图案ap的顶表面可以具有至少一个凹陷部分rc。即，有 源图案ap的顶表面的一部分可以朝向衬底100的底表面凹陷。在一 个实施例中，凹陷部分rc在第二方向d2上的宽度wrc可以在大 约五(5)纳米(nm)至大约四十(40)nm的范围内。作为示例， 凹陷部分rc在第二方向d2上的宽度wrc可以在大约10nm至大约 30nm的范围内。凹陷部分rc在第一方向d1上的宽度可以基本等于 栅电极ge在第一方向d1上的宽度。凹陷部分rc在第一方向d1 上的宽度可以被定义为凹陷部分rc在第一方向d1上的最大宽度或 凹陷部分rc在第一方向d1上的上宽度。凹陷部分rc在第二方向 d2上的宽度wrc可以被定义为凹陷部分rc在第二方向d2上的最 大宽度或凹陷部分rc在第二方向d2上的上宽度。
24.参照图2a，凹陷部分rc的底表面rcb可以定位在比衬底100 的顶表面100tm低的水平处，其中，衬底的上层可以用作基底参考 层，但是本公开不限于该示例。衬底100的顶表面100tm可以对应 于有源图案ap的顶表面。在一个实施例中，凹陷部分rc的底表面 rcb可以定位在比器件隔离层st的顶表面stt低的水平处，其中， 衬底的上层可以用作基底参考层，但是本公开不限于该示例。在一个 实施例中，凹陷部分rc的底表面rcb可以定位在比衬底100的顶 表面100tm低并且比器件隔离层st的顶表面stt高的水平处，其中， 衬底的上水平可以用作基底参考层。
25.器件隔离层st可以设置在衬底100上以限定有源图案ap。器 件隔离层st可以位于有源图案ap的侧表面的至少一部分上，并且 至少部分地覆盖有源图案ap的侧表面的至少一部分，并且可以暴露 有源图案ap的顶表面的至少一部分。器件隔离层st可以由例如氧 化硅、氮化硅和氮氧化硅中的至少一种形成，或者可以包括例如氧化 硅、氮化硅和氮氧化硅中的至少一种。有源图案ap可以对应于衬底 100的被器件隔离层st包围的上部分。
26.多个源极/漏极图案sd可以位于衬底100的有源图案ap上，并 且可以在第二方向
d2上延伸。多个源极/漏极图案sd可以在第一方 向d1上彼此间隔开。多个源极/漏极图案sd中的每一个可以与多个 沟道图案ch中的一个或多个接触。设置在第一单元区域pr上的多 个源极/漏极图案sd将被称为“第一多个源极/漏极图案”，设置在 第二单元区域nr上的源极/漏极图案sd将被称为“第二多个源极/ 漏极图案”。
27.多个源极/漏极图案sd可以是使用衬底100和沟道图案ch作 为种子层而形成的外延图案。多个源极/漏极图案sd可以由掺杂的 半导体材料中的至少一种形成或者可以包括掺杂的半导体材料中的 至少一种。多个源极/漏极图案sd可以由例如硅(si)、硅锗(sige) 和碳化硅(sic)中的至少一种形成，或者可以包括例如硅(si)、 硅锗(sige)和碳化硅(sic)中的至少一种。多个源极/漏极图案 sd可以被配置为对沟道图案ch施加拉伸应变或压缩应变。
28.参照图2b和图2d，多个源极/漏极图案sd的至少一部分可以 埋置在有源图案ap中。多个源极/漏极图案sd中的每一个的底表面 sdb可以定位在比器件隔离层st的顶表面stt低的水平处，其中， 衬底的上水平可以用作基底参考层。多个源极/漏极图案sd中的每 一个的底表面sdb可以与有源图案ap的顶表面的至少一部分接触， 并且在一个实施例中，多个源极/漏极图案sd中的每一个的整个底 表面sdb可以与有源图案ap的整个顶表面接触。多个源极/漏极图 案sd中的一个或多个可以具有定位在器件隔离层st的顶表面stt 上的侧表面，侧表面中的每一个在第二方向d2上从有源图案ap的 侧表面中的对应的一个延伸。
29.栅电极ge可以在第二方向d2上延伸以与衬底100的有源图案 ap交叉。栅电极ge中的每一个可以位于多个源极/漏极图案sd中 的对应的一对源极/漏极图案sd之间。栅电极ge中的每一个可以在 第一方向d1上与多个源极/漏极图案sd中的每一个间隔开。为了描 述方便，下面的描述将参照提供了一对源极/漏极图案sd和位于该 一对源极/漏极图案sd之间的一个栅电极ge的示例，但是其余的栅 电极ge和其余的源极/漏极图案sd可以被配置为具有与以下要描述 的示例中的特征基本相同的特征。
30.栅电极ge可以位于器件隔离层st的顶表面stt、有源图案ap 的顶表面、以及沟道图案ch的顶表面和底表面上，并且至少部分地 覆盖器件隔离层st的顶表面stt、有源图案ap的顶表面、以及沟 道图案ch的顶表面和底表面。栅电极ge可以由例如掺杂的半导体 材料、导电金属氮化物和/或金属材料中的至少一种形成，或者可以 包括例如掺杂的半导体材料、导电金属氮化物和/或金属材料中的至 少一种。更具体地，栅电极ge可以包括多个不同的金属图案。金属 图案可以具有彼此不同的电阻。通过调整金属图案中的每一个的厚度 和组成，可以实现具有期望的阈值电压的晶体管。
31.多个沟道图案ch可以位于衬底100的有源图案ap上。多个沟 道图案ch可以在垂直于衬底100的顶表面的第三方向d3上堆叠， 并且在一个实施例中，多个沟道图案ch可以顺序地堆叠。多个沟道 图案ch中的每一个可以在第一方向d1上延伸，并且可以被配置为 将多个源极/漏极图案sd中的两个或更多个彼此连接。多个沟道图 案ch可以在第三方向d3上彼此间隔开。栅电极ge(或以下要描 述的第二栅极间隔件gs2)可以插设在多个沟道图案ch中的在第三 方向d3上彼此间隔开的两个或更多个之间。更具体地，第二栅极间 隔件gs2可以插设在多个沟道图案ch中的对应于以下要描述的第 一部分p1的两个或更多个之间，并且栅电极ge可以插设在多个沟 道图案ch中的对应于以下要描述的多个第二部分p2的两个
或更多 个之间。多个沟道图案ch中的设置在第一单元区域pr上的沟道图 案ch将被称为“第一多个沟道图案”，多个沟道图案ch中的设置 在第二单元区域nr上的沟道图案ch将被称为“第二多个沟道图案”。
32.在一个实施例中，栅电极ge、多个沟道图案ch和多个源极/ 漏极图案sd可以构成逻辑晶体管，逻辑晶体管可以是栅电极ge被 设置为三维地围绕沟道图案ch的三维场效应晶体管(例如，栅极全 环绕(gaa)型晶体管)。
33.参照图1a和图1b，多个沟道图案ch中的每一个包括第一部 分p1和多个第二部分p2，第一部分p1位于栅电极ge与多个源极/ 漏极图案sd之间，多个第二部分p2连接到第一部分p1，并且在第 三方向d3上与栅电极ge竖直地重叠(即，在与由衬底的上表面限 定的平面垂直的方向上与栅电极ge重叠)。
34.第一部分p1可以与多个源极/漏极图案sd中的一个接触。第一 部分p1可以在第二方向d2上延伸，并且可以连接到多个第二部分 p2中的每一个。多个第二部分p2中的每一个可以在第一方向d1上 与多个源极/漏极图案sd间隔开，且第一部分p1插设在多个第二部 分p2中的每一个与多个源极/漏极图案sd之间。当在平面图中观看 时，多个第二部分p2可以在第二方向d2上彼此间隔开，且凹陷部 分rc插设在多个第二部分p2之间。当在图2a的截面图中观看时， 第二部分p2之间的空间可以至少部分地填充有栅电极ge。
35.在一个实施例中，凹陷部分rc可以包括多个凹陷部分rc。凹 陷部分rc可以在第二方向d2上彼此间隔开，且有源图案ap的一 部分插设在凹陷部分rc之间。图1a和图1b示出了其中设置有两 个凹陷部分rc和三个第二部分p2的示例，但是凹陷部分rc的数 量和第二部分p2的数量不限于该示例。
36.在一个实施例中，多个第二部分p2在第二方向d2上的长度lp2 可以彼此不同。多个第二部分p2中的每一个在第二方向d2上的长 度lp2可以小于第一部分p1在第二方向d2上的长度lp1。多个第 二部分p2中的每一个在第二方向d2上的长度lp2可以小于多个源 极/漏极图案sd中的每一个在第二方向d2上的长度lsd。在一个实 施例中，第一部分p1在第二方向d2上的长度lp1可以小于源极/ 漏极图案sd中的每一个在第二方向d2上的长度lsd。
37.栅极绝缘图案gi可以设置在有源图案ap与栅电极ge之间以 及沟道图案ch中的每一个与栅电极ge之间。多个第一栅极间隔件 gs1和多个第二栅极间隔件gs2可以被设置为位于栅电极ge的侧 表面上，并且至少部分地覆盖栅电极ge的侧表面。栅极封盖图案 gp可以位于栅电极ge的顶表面上，并且至少部分地覆盖栅电极ge 的顶表面。包括栅电极ge、栅极绝缘图案gi、第一栅极间隔件gs1 和第二栅极间隔件gs2、以及栅极封盖图案gp的结构将被称为栅极 结构。
38.栅极绝缘图案gi可以沿着栅电极ge的底表面延伸，并且可以 插设在栅电极ge与器件隔离层st之间。换言之，栅极绝缘图案gi 可以在第二方向d2上从有源图案ap的顶表面朝向器件隔离层st 的顶表面延伸。
39.参照图2a，栅极绝缘图案gi可以插设在沟道图案ch中的每 一个与栅电极ge之间。更具体地，栅极绝缘图案gi可以被设置为 覆盖或面对多个沟道图案ch中的每一个的多个第二部分p2的顶表 面、底表面和/或侧表面的至少一部分。沟道图案ch中的每一个的 第二部分p2可以与栅电极ge间隔开，且栅极绝缘图案gi插设在沟 道图案ch中的每一个的第二部分p2与栅电极ge之间。
40.参照图2d，栅极绝缘图案gi可以插设在沟道图案ch与栅电 极ge之间以及有源图案ap与栅电极ge之间，并且可以延伸到栅 电极ge与第一栅极间隔件gs1之间以及栅电极ge与第二栅极间隔 件gs2之间的区域中。栅极绝缘图案gi的顶表面可以与栅电极ge 的顶表面基本共面。栅电极ge可以与第一栅极间隔件gs1和第二 栅极间隔件gs2间隔开，且栅极绝缘图案gi插设在栅电极ge与第 一栅极间隔件gs1和第二栅极间隔件gs2之间。
41.栅极绝缘图案gi可以由例如氧化硅、氮化硅、氮氧化硅和高k 介电材料中的至少一种形成，或者可以包括例如氧化硅、氮化硅、氮 氧化硅和高k介电材料中的至少一种。高k介电材料可以是介电常数 高于氧化硅和氮化硅的介电常数的材料(例如，氧化铪(hfo)、氧 化铝(alo)或氧化钽(tao))。
42.参照图2d，多个第一栅极间隔件gs1可以在第三方向d3上从 沟道图案ch中的最上面的一个的顶表面延伸，以覆盖栅电极ge的 侧表面的至少一部分，并且多个第二栅极间隔件gs2可以位于沟道 图案ch之间以及沟道图案ch中的最下面的一个与有源图案ap之 间，以覆盖栅电极ge的侧表面的另一部分。第一栅极间隔件gs1 和第二栅极间隔件gs2中的每一个可以沿着栅电极ge的侧表面延 伸，或者在第二方向d2上延伸。第一栅极间隔件gs1中的每一个的 顶表面可以定位在比栅电极ge的顶表面高的水平处，并且可以与栅 极封盖图案gp的顶表面基本共面。第一栅极间隔件gs1中的相邻的 一对第一栅极间隔件gs1可以在第一方向d1上彼此间隔开，且栅电 极ge和栅极封盖图案gp插设在该相邻的一对第一栅极间隔件gs1 之间。第二栅极间隔件gs2中的每一个可以设置在多个源极/漏极图 案sd中的每一个与栅电极ge之间。多个第二栅极间隔件gs2可以 与源极/漏极图案sd接触。在一个实施例中，第二栅极间隔件gs2 可以在第三方向d3上与第一栅极间隔件gs1重叠。
43.参照图2c，多个第二栅极间隔件gs2可以设置在在第三方向 d3上彼此间隔开的沟道图案ch之间。第二栅极间隔件gs2可以与 沟道图案ch中的每一个的第一部分p1接触。
44.第一栅极间隔件gs1和第二栅极间隔件gs2以及栅极封盖图案 gp中的每一个可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种 形成，或者可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。 栅极封盖图案gp可以由例如氮化硅形成或者可以包括例如氮化硅。
45.第一层间绝缘层110可以被设置为至少部分地覆盖器件隔离层 st的顶表面stt、多个源极/漏极图案sd的顶表面和侧表面、多个 沟道图案ch的侧表面、以及多个第一栅极间隔件gs1的侧表面。 第一层间绝缘层110的顶表面可以与栅极封盖图案gp的顶表面和第 一栅极间隔件gs1的顶表面基本共面。第二层间绝缘层120可以位 于第一层间绝缘层110上，以覆盖栅极封盖图案gp的顶表面和多个 第一栅极间隔件gs1的顶表面的至少一部分。在一个实施例中，第 一层间绝缘层110和第二层间绝缘层120可以由氧化硅形成或者可以 包括氧化硅。
46.有源接触件ac可以被设置为穿透第一层间绝缘层110和第二 层间绝缘层120，并且可以分别电连接到源极/漏极图案sd。成对的 有源接触件ac可以分别设置在栅电极ge的两侧处。当在平面图中 观看时，有源接触件ac中的每一个可以是在第二方向d2上延伸的 线形图案或条形图案。
47.有源接触件ac中的每一个可以包括导电图案fm和包围导电图 案fm的阻挡图案bm。例如，导电图案fm可以由金属材料(例如， 铝、铜、钨、钼和钴)中的至少一种形成，或者
例如，可以设置栅电极ge代替图2c的第二栅极间隔件gs2。换言 之，栅电极ge的至少一部分可以在第三方向d3上与沟道图案ch 中的每一个的第一部分p1重叠。
55.参照图1a和图4，在第三方向d3上彼此间隔开的沟道图案ch 的数量可以大于或等于四个。然而，堆叠的沟道图案ch的数量不限 于图2d和图4的示例，并且在一个实施例中，在第三方向d3上堆 叠的沟道图案ch的数量可以大于或等于两个。
56.图5a、图6a、图10a、图12a和图13a是示出根据本公开的 一个实施例的制造半导体装置的方法并且与图1a的部分“i”对应 的平面图。图5b、图6b、图11a、图12b、图13b和图14a是为了 示出根据本公开的一个实施例的制造半导体装置的方法而各自沿对 应的平面图的线a-a'截取的截面图。图10b是为了示出根据本公开 的一个实施例的制造半导体装置的方法而沿对应的平面图的线b-b' 截取的截面图。图10c是为了示出根据本公开的一个实施例的制造 半导体装置的方法而沿对应的平面图的线c-c'截取的截面图。图5c、 图6c、图7、图8、图9、图10d、图11b、图12c和图14b是为了 示出根据本公开的一个实施例的制造半导体装置的方法而各自沿对 应的平面图的线d-d'截取的截面图。
57.在下文中，将参照图5a至图14b更加详细地描述制造方法。
58.参照图5a、图5b和图5c，可以以在第一方向d1和第二方向 d2上延伸的板的形式提供衬底100，并且在一个实施例中，衬底100 可以由半导体材料形成或者可以包括半导体材料。可以在衬底100 上交替且重复地堆叠第一半导体层和第二半导体层。第二半导体层可 以由相对于第一半导体层具有蚀刻选择性的材料形成，或者可以包括 相对于第一半导体层具有蚀刻选择性的材料。例如，第一半导体层和 第二半导体层可以由硅(si)、锗(ge)和硅锗(sige)中的至少一 种形成，或者可以包括硅(si)、锗(ge)和硅锗(sige)中的至少 一种，但是用于第一半导体层和第二半导体层的材料可以彼此不同。 作为示例，第一半导体层可以由硅(si)形成或者可以包括硅(si)， 第二半导体层可以由硅锗(sige)形成或者可以包括硅锗(sige)。
59.可以对衬底以及第一半导体层和第二半导体层执行图案化工艺。 例如，可以执行图案化工艺，以形成限定有源图案ap的沟槽。可以 在沟槽中形成器件隔离层st。器件隔离层st可以由例如氧化硅形 成或者可以包括例如氧化硅。可以使器件隔离层st凹陷，使得有源 图案ap的上部分在器件隔离层st上方突出。
60.在图案化工艺期间，可以部分地去除第一半导体层和第二半导 体层，以分别形成第一半导体图案sp1和第二半导体图案sp2。可以 在有源图案ap上交替且重复地堆叠第一半导体图案sp1和第二半导 体图案sp2。
61.可以在有源图案ap的在器件隔离层st上方突出的部分上形成 缓冲层bf。缓冲层bf可以覆盖第一半导体图案sp1和第二半导体 图案sp2的侧表面的至少一部分以及第一半导体图案sp1中的最上 面的一个的顶表面的至少一部分。此外，缓冲层bf可以延伸为覆盖 器件隔离层st的顶表面的至少一部分。缓冲层bf可以由例如氧化 硅形成或者可以包括例如氧化硅。
62.参照图6a、图6b和图6c，至少一个牺牲图案pp可以被形成 为与有源图案ap交叉。至少一个牺牲图案pp可以被形成为具有在 第二方向d2上延伸的线形或条形。至少一个牺牲图案pp可以包括 多个牺牲图案pp。多个牺牲图案pp可以在第一方向d1上彼此间隔 开。以下将描述牺牲图案pp中的一个，但是牺牲图案pp中的其余 牺牲图案pp也可以具有与以
在一个实施例中，平面化工艺可以是回蚀工艺或化学机械抛光(cmp) 工艺。也可以在平面化工艺期间去除第一层间绝缘层110的一部分。 第一层间绝缘层110的顶表面可以与第一栅极间隔件gs1的顶表面 和牺牲图案pp的顶表面基本共面。
72.结合图10a、图11a和图11b参照图12a、图12b和图12c， 可以去除有源图案ap上的牺牲图案pp。通过去除牺牲图案pp而形 成在第一栅极间隔件gs1之间的空的空间可以被称为第一空的空间 es1。在一个实施例中，也可以在去除牺牲图案pp的工艺期间去除 牺牲图案pp下方的缓冲层bf。作为去除牺牲图案pp和缓冲层bf 的结果，第一栅极间隔件gs1的侧表面和第一半导体图案sp1中的 最上面的一个的顶表面可以暴露于外部。
73.参照图13a和图13b，可以通过对通过第一空的空间es1暴露 的第一半导体图案sp1和第二半导体图案sp2执行图案化工艺来形 成至少一个第三凹陷部分rc3。第三凹陷部分rc3的底表面rcb可 以定位在比衬底100的顶表面100tm低的水平处，其中，衬底的上 水平可以用作基底参考层。在第一空的空间es1中，第一半导体图 案sp1和第二半导体图案sp2中的每一个可以包括在第二方向d2 上彼此间隔开的部分。第三凹陷部分rc3可以对应于图1a、图1b 和图2a中的凹陷部分rc。
74.参照图14a和图14b，可以选择性地去除第二半导体图案sp2。 通过选择性地去除第二半导体图案sp2而形成在第一半导体图案 sp1之间的空的空间可以被称为第二空的空间es2。作为去除第二半 导体图案sp2的结果，第二栅极间隔件gs2的侧表面以及第一半导 体图案sp1的顶表面和底表面可以暴露于外部。
75.结合图1a、图1b、图2a、图2b、图2c和图2d参照图14a 和图14b，栅电极ge可以被形成为完全或部分地填充第一空的空间 es1和第二空的空间es2。在形成栅电极ge之前，可以在第一空的 空间es1和第二空的空间es2的侧表面、顶表面和底表面的至少一 部分上形成栅极绝缘图案gi，并且栅极绝缘图案gi与第一空的空间 es1和第二空的空间es2的侧表面、顶表面和底表面的至少一部分 共形。第一半导体图案sp1可以被称为沟道图案ch。
76.接下来，可以在栅电极ge上形成栅极封盖图案gp。栅极封盖 图案gp的形成可以包括：使栅电极ge的至少部分地填充第一空的 空间es1的部分凹陷、形成封盖层以至少部分地填充栅电极ge的凹 陷空间、以及执行平面化工艺以去除封盖层的一部分。栅极封盖图案 gp可以由例如氮化硅形成或者可以包括例如氮化硅。栅极封盖图案 gp的顶表面可以与第一栅极间隔件gs1的顶表面基本共面。
77.可以在第一层间绝缘层110的顶表面上以及栅极封盖图案gp 的顶表面上形成第二层间绝缘层120。有源接触件ac可以被形成为 穿透第一层间绝缘层110和第二层间绝缘层120，并且可以电连接到 源极/漏极图案sd。栅极接触件gc可以被设置为穿透第二层间绝缘 层120和栅极封盖图案gp，并且可以电连接到栅电极ge。
78.可以在有源接触件ac和栅极接触件gc上形成第三层间绝缘层 130。可以在第三层间绝缘层130中形成第一金属层，并且在一个实 施例中，第一金属层可以包括第一互连线m1、第一穿通件v1和第 二穿通件v2。还可以在第三层间绝缘层130上堆叠附加的金属层(例 如，m2、m3、m4等)。
79.在彼此竖直地间隔开(即，在与由衬底的上表面限定的平面垂 直的方向上间隔开)以将源极/漏极图案彼此连接的多个沟道图案被 形成为在水平方向上具有增大的长度的情况下，可能在制造工艺中发 生各种困难。例如，在选择性地蚀刻沟道图案之间的半导
体层的工艺 中，可能难以完全去除半导体层。然而，根据本公开的实施例，可以 克服这样的困难，以使沟道图案的间距最小化，并且改善半导体装置 的电特性和可靠性。
80.尽管已经具体示出和描述了本公开的示例实施例，但是本领域 普通技术人员将理解的是，在不脱离所附权利要求的精神和范围的情 况下，可以在本文中做出形式和细节上的改变。