半导体装置及其制造方法与流程

半导体装置及其制造方法
1.[相关申请的参考]
[0002]
本技术享有以日本专利申请2021-129326号(申请日：2021年8月5日)为基础申请的优先权。本技术是通过参考该基础申请而包含基础申请的全部内容。
技术领域
[0003]
本发明的实施方式涉及一种半导体装置及其制造方法。


背景技术：

[0004]
已知一种将存储单元三维积层所得的nand(not-and，与非)闪存。


技术实现要素：

[0005]
本发明要解决的问题在于提供一种能实现电特性提高的半导体装置。
[0006]
实施方式的半导体装置具备衬底、第1晶体管及第2晶体管。第1晶体管具备：设置在所述衬底的第1扩散层区域及第2扩散层区域、设置在所述衬底上的第1栅极绝缘膜、相对于所述第1栅极绝缘膜设置在与所述衬底为相反侧的第1栅极电极、与所述第1扩散层区域相接的第1扩散层侧硅化物层、与所述第2扩散层区域相接的第2扩散层侧硅化物层、及从与所述衬底为相反侧和所述第1栅极电极相接的第1栅极硅化物层。第2晶体管具备：设置在所述衬底的第3扩散层区域及第4扩散层区域、设置在所述衬底上的第2栅极绝缘膜、相对于所述第2栅极绝缘膜设置在与所述衬底为相反侧的第2栅极电极、及从与所述衬底为相反侧和所述第2栅极电极相接的第2栅极硅化物层，且所述第2栅极绝缘膜比所述第1栅极绝缘膜厚，所述第3扩散层区域的至少一部分及所述第4扩散层区域的至少一部分被所述第2栅极绝缘膜覆盖。
附图说明
[0007]
图1是表示实施方式的半导体装置的剖视图。
[0008]
图2是用来说明实施方式的半导体装置的制造方法的剖视图。
[0009]
图3是用来说明实施方式的半导体装置的制造方法的剖视图。
[0010]
图4是用来说明实施方式的半导体装置的制造方法的剖视图。
[0011]
图5是用来说明实施方式的半导体装置的制造方法的剖视图。
[0012]
图6是表示比较例的半导体装置的剖视图。
[0013]
图7是用来说明比较例的半导体装置的制造方法的剖视图。
[0014]
图8是用来说明比较例的半导体装置的制造方法的剖视图。
具体实施方式
[0015]
以下，参考附图对实施方式的半导体存储装置进行说明。
[0016]
在以下说明中，对具有相同或类似功能的构成标注相同的符号。而且，有时会省略
这些构成的重复说明。本技术中，“连接”并不限定于物理连接的情况，也包含电连接的情况。本技术中，“设置在衬底(或衬底部)”并不限于对象物全部形成在衬底内部的情况，还包含对象物的至少一部分形成在衬底上的情况。本技术中，“设置在～上”并不限定最终产品的重力方向。本技术中，“平行”、“正交”或“相同”各自也包含为“大致平行”、“大致正交”或“大致相同”的情况。
[0017]
先对 x方向、-x方向、y方向、 z方向及-z方向进行定义。 x方向、-x方向及y方向是与下述第1衬底部7(或第2衬底部8)(参考图1)的表面7a(或表面8a)平行的方向。 x方向是从下述第1衬底部7朝向第2衬底部8的方向。-x方向是与 x方向相反的方向。在不区分 x方向与-x方向的情况下，简称为“x方向”。y方向是与x方向交叉(例如大致正交)的方向。 z方向及-z方向是与x方向及y方向交叉(例如大致正交)的方向，且为下述半导体衬底2的厚度方向。 z方向是从第1衬底部7(或第2衬底部8)的厚度方向底部侧朝向上部侧的方向。-z方向是与 z方向相反的方向。在不区分 z方向与-z方向的情况下，简称为“z方向”。本说明书中，有时将“ z方向”称为“上”，将
“‑
z方向”称为“下”。但，这些表达是为了便于说明，而并不规定重力方向。
[0018]
(实施方式)
[0019]
对实施方式的半导体装置1进行说明。图1是表示本实施方式的半导体装置1的剖视图。半导体装置1例如组装于nand型闪存等半导体存储装置，用来控制包含多个存储单元的存储单元阵列。
[0020]
半导体衬底2是包含单晶硅的硅衬底。在半导体衬底2的上层部的一部分设置着由氧化硅之类的绝缘体形成的1个以上的元件分离绝缘区域3(以下称为“元件分离部3”)。元件分离部3在x方向上设置在下文所述的第1晶体管5与第2晶体管6之间。半导体衬底2具有隔着元件分离部3在x方向上分离的第1衬底部7与第2衬底部8。第1衬底部7的厚度比第2衬底部8的厚度大。
[0021]
在第1衬底部7与第2衬底部8之间设置着基于z方向上的厚度差异而产生的阶差st。第2衬底部8的表面(上表面)8a位于比第1衬底部7的表面(上表面)7a更靠下方。由此，例如下文所述的第1晶体管5的第1栅极绝缘膜13与第2晶体管6的第2栅极绝缘膜23的厚度差异得以抵消(参考图1)。但是，设置阶差st的理由并不限定于所述例子。
[0022]
第1晶体管5设置在第1衬底部7。第2晶体管6设置在第2衬底部8。第1晶体管5及第2晶体管6分别为场效应型晶体管。第1晶体管5在x方向上设置在元件分离部3的一侧(例如-x方向侧)。第2晶体管6在x方向上设置在元件分离部3的另一侧(例如 x方向侧)。
[0023]
＜第1晶体管＞
[0024]
第1晶体管5例如具有第1栅极电极10、第1源极区域11、第1漏极区域12、第1栅极绝缘膜13、第1扩散层侧硅化物层15、第2扩散层侧硅化物层16、第1栅极硅化物层17、绝缘膜18及绝缘侧壁19。第1源极区域11是“第1扩散层区域”的一例。第1漏极区域12是“第2扩散层区域”的一例。但是，也可使第1漏极区域12相当于“第1扩散层区域”的一例，第1源极区域11相当于“第2扩散层区域”的一例。
[0025]
第1栅极电极10相对于下述第1栅极绝缘膜13设置在与半导体衬底2为相反侧。第1栅极电极10位于比第1衬底部7的表面7a更靠上方。第1栅极电极10在x方向上位于第1源极区域11与第1漏极区域12之间。第1栅极电极10例如包含由多晶硅等构成的第1半导体层10a
与由多晶硅等构成的第2半导体层10b的积层结构。例如，第2半导体层10b设置在第1栅极绝缘膜13上。第1半导体层10a设置在第2半导体层10b上。此外，第1栅极电极10也可仅由第1半导体层10a及第2半导体层10b中的一个来形成。在图1的例子中，第2半导体层10b的z方向厚度大于第1半导体层10a的z方向厚度。此外，第1栅极电极10也可设为在第1半导体层10a与第2半导体层10b之间介置其它层、或者局部介置金属层的构成。
[0026]
第1源极区域11及第1漏极区域12作为第1衬底部7的表面部分的一部分形成到指定的深度。例如，第1源极区域11及第1漏极区域12是通过向第1衬底部7的上部掺杂杂质而形成。第1源极区域11及第1漏极区域12在x方向上相互分离。在x方向上相隔的第1源极区域11与第1漏极区域12之间，在第1衬底部7的表面上设置着第1栅极绝缘膜13。
[0027]
本实施方式中，第1源极区域11及第1漏极区域12分别包含n

型半导体或p型半导体(例如p

型半导体)。本技术中，“n

型半导体”是指例如杂质浓度为10
15
atoms/cm2以上的n型半导体。
[0028]
第1栅极绝缘膜13形成在第1衬底部7的表面7a上。第1栅极绝缘膜13的至少一部分位于第1栅极电极10与第1衬底部7的表面7a之间。第1栅极绝缘膜13是由例如氧化硅膜形成。本实施方式中，z方向上的第1栅极绝缘膜13的厚度t1小于下述第2栅极绝缘膜23的z方向上的厚度t2。在第1晶体管5中流动的电流的最大电压小于在第2晶体管6中流动的电流的最大电压。
[0029]
第1扩散层侧硅化物层15在第1源极区域11的表面侧形成得比第1源极区域11薄。第1扩散层侧硅化物层15例如包含镍铂硅化物层(niptsi层)。第1扩散层侧硅化物层15例如通过向第1源极区域11供给镍(ni)或铂(pt)之类的金属元素，并使这些金属元素热扩散而形成。
[0030]
第2扩散层侧硅化物层16在第2源极区域12的表面侧形成得比第2源极区域12薄。第2扩散层侧硅化物层16例如包含镍铂硅化物层(niptsi层)。第2扩散层侧硅化物层16例如通过向第2源极区域12供给镍(ni)或铂(pt)之类的金属元素，并使这些金属元素热扩散而形成。
[0031]
第1扩散层侧硅化物层15与第2扩散层侧硅化物层16在x方向上相互分离。在x方向上相隔的第1扩散层侧硅化物层15与第2扩散层侧硅化物层16之间，在第1衬底部7的表面上设置着第1栅极绝缘膜13。
[0032]
第1栅极硅化物层17形成在第1半导体层10a的上部。在图1的截面中，第1栅极硅化物层17具有与第1半导体层10a相同的宽度。但是，第1栅极硅化物层17与第1半导体层10a也可无须具有相同的宽度，而为不同的宽度。第1栅极硅化物层17完全覆盖第1半导体层10a的上表面。在第1半导体层10a包含多晶硅的情况下，第1栅极硅化物层17是通过在形成多晶硅层之后，供给镍(ni)或铂(pt)等之类的金属元素，并使这些金属元素向多晶硅层的上部热扩散而形成。第1栅极硅化物层17相对于第1半导体层10a，形成在与衬底2为相反侧。在图1的例子中，第1栅极硅化物层17形成得比第1半导体层10a薄。此外，也可使第1栅极硅化物层17的厚度与第1半导体层10a的厚度相等，或者使第1栅极硅化物层17形成得比第1半导体层10a厚。
[0033]
绝缘膜18具有侧面部18a，该侧面部18a覆盖第1栅极绝缘膜13的侧部、第2半导体层10b的侧部、及第1半导体层10a的厚度方向(z方向)中央部的侧部。绝缘膜18具有底部
18b，该底部18b在第1栅极绝缘膜13的侧方覆盖第1衬底部7的表面7a的一部分。绝缘膜18在图1的截面中形成为l字型。此外，绝缘膜18中的侧面部18a的z方向高度并无特别限制。绝缘膜18可形成为覆盖第2半导体层10b的侧面的一部分或全部的高度，或者形成为除了第2半导体层10b以外还覆盖第1半导体层10a的侧面的一部分或全部的高度。
[0034]
设置在第1栅极绝缘膜13的 x方向侧的绝缘膜18的底部18b中，覆盖第1衬底部7的表面7a的部分形成到覆盖邻接的第1源极区域11的一部分的位置。设置在第1栅极绝缘膜13的-x方向侧的绝缘膜18的底部18b中，覆盖第1衬底部7的表面7a的部分形成到覆盖邻接的第1漏极区域12的一部分的位置。绝缘膜18例如包含氧化硅膜、氮化硅膜等。
[0035]
绝缘侧壁19是由例如氮化硅膜或氧化硅膜形成。绝缘侧壁19在从第1晶体管5的中心(第1栅极电极10的中心)观察时的绝缘膜18的外侧，与绝缘膜18密接，覆盖第2半导体层10b的侧部、第1半导体层10a的侧部及第1栅极硅化物层17的侧部。绝缘侧壁19的底部覆盖绝缘膜18的底部侧。此外，绝缘侧壁19的z方向高度并无特别限制。绝缘侧壁19也可形成为覆盖第2半导体层10b的侧面的一部分或全部的高度，或者形成为除了第2半导体层10b的侧面以外还覆盖第1半导体层10a的侧面的一部分或全部的高度。
[0036]
＜第2晶体管＞
[0037]
第2晶体管6例如具有第2栅极电极20、第2源极区域21、第2漏极区域22、第2栅极绝缘膜23、第2栅极硅化物层27、绝缘膜28及绝缘侧壁29。第2源极区域21是“第3扩散层区域”的一例。第2漏极区域22是“第4扩散层区域”的一例。但是，也可使第2漏极区域22相当于“第3扩散层区域”的一例，第2源极区域21相当于“第4扩散层区域”的一例。
[0038]
第2栅极电极20相对于下述第2栅极绝缘膜23设置在与半导体衬底2为相反侧。第2栅极电极20位于比第2衬底部8的表面8a更靠上方。第2栅极电极20在x方向上位于第2源极区域21与第2漏极区域22之间。第2栅极电极20例如由包含多晶硅等的第1半导体层20a与包含多晶硅等的第2半导体层20b形成。例如，第2半导体层20b设置在第2栅极绝缘膜23上。第1半导体层20a设置在第2半导体层20b上。此外，第2栅极电极20也可仅由第1半导体层20a及第2半导体层20b中的一个来形成。在图1的例子中，第2半导体层20b的z方向厚度大于第1半导体层20a的z方向厚度。此外，第2栅极电极20也可设为在第1半导体层20a与第2半导体层20b之间介置其它层、或者局部介置金属层的构成。
[0039]
第2源极区域21及第2漏极区域22形成为第2衬底部8的上部的一部分。例如，第2源极区域21及第2漏极区域22是通过在第2衬底部8的上部掺杂杂质而形成。第2源极区域21及第2漏极22在x方向上相互分离。
[0040]
本实施方式中，第2源极区域21及第2漏极区域22分别包含n-型半导体。本说明书中，“n-型半导体”是指例如杂质浓度小于10
15
atoms/cm2的n型半导体。第2源极区域21及第2漏极区域22的杂质浓度的一例为10
12
atoms/cm2。但是，第2源极区域21及第2漏极区域22的导电型并不限定于所述例子，也可与第1源极区域11及第1漏极区域12相同。
[0041]
第2栅极绝缘膜23形成在第2衬底部8的表面8a上。第2栅极绝缘膜23的至少一部分位于第2栅极电极20与第2衬底部8的表面8a之间。第2栅极绝缘膜23是由例如氧化硅膜形成。本实施方式中，第2栅极绝缘膜13的z方向的厚度t2大于所述第1栅极绝缘膜13的z方向的厚度t1。在第2晶体管6中流动的电流的最大电压大于在第1晶体管5中流动的电流的最大电压。
[0042]
本实施方式中，第2栅极绝缘膜23具有设置在x方向中央侧的第1部分24、设置在x方向两侧的第2部分33、及第3部分34。本实施方式中，第1部分24、第2部分33及第3部分34一体地形成，且相互连续。
[0043]
第1部分24位于半导体衬底2与第2栅极电极20之间。本实施方式中，第1部分24的-x方向侧的端部位于第2源极区域21上。第1部分24的 x方向侧的端部位于第2漏极区域22上。第1部分24的z方向的厚度t2大于所述第1栅极绝缘膜13的z方向的厚度t1。
[0044]
第2部分33相对于第1部分24位于-x方向侧，且设置在第2源极区域21上。第2部分33从与半导体衬底2为相反侧覆盖第2源极区域21的至少一部分。本实施方式中，由第1部分24及第2部分33从与半导体衬底2为相反侧覆盖第2源极区域21的图1所示的全部区域。第2部分33的z方向的厚度t3小于第1部分24的z方向的厚度t2。由此，在第1部分24与第2部分33之间设置有阶差st3。另外，第2部分33的z方向的厚度t3大于第1栅极绝缘膜13的z方向的厚度t1。
[0045]
第3部分34相对于第1部分24位于 x方向侧，且设置在第2漏极区域22上。第3部分34从与半导体衬底2为相反侧覆盖第2漏极区域22的至少一部分。本实施方式中，由第1部分24及第3部分34从与半导体衬底2为相反侧覆盖图1所示的第2漏极区域22的全部区域。第3部分34的z方向的厚度t4小于第1部分24的z方向的厚度t2。由此，在第1部分24与第3部分34之间设置有阶差st4。另外，第3部分34的z方向的厚度t4大于第1栅极绝缘膜13的z方向的厚度t1。
[0046]
此外，在图1的构成中，第1部分24与第3部分34的厚度不同，两者之间具有阶差，但也可不具有该阶差。也可使第1部分24与第3部分34的厚度相等，且以无阶差的状态形成第1部分24与第3部分34。
[0047]
本实施方式中，第1源极区域11的 x方向侧的端部到达元件分离部3的一侧的侧面。同样地，第1扩散层侧硅化物层15的 x方向侧的端部到达元件分离部3的一侧的侧面上端，从侧方与元件分离部3相接。另一方面，第2源极区域21的-x方向侧的端部到达元件分离部3的另一侧的侧面，从侧方与元件分离部3相接。同样地，第2栅极绝缘膜23的第2部分33的-x方向侧的端部到达元件分离部3的侧面，从侧方与元件分离部3相接。
[0048]
第1衬底部7的表面(上表面)7a的z方向的位置与第1扩散层侧硅化物层15的上表面的z方向的位置相同。这两个上表面与元件分离部3的上表面之间形成有第1阶差st1。在元件分离部3的上表面与第2衬底部8的上表面8a(第2源极区域21的上表面)之间形成有第2阶差st2。元件分离部3的上表面位于比第1衬底部7的表面(上表面)7a低的位置。元件分离部3的上表面位于比第2源极区域21的上表面高的位置。
[0049]
在第1扩散层侧硅化物层15的 x方向侧的端部，形成有在z方向上厚度比第1扩散层侧硅化物层15的其它部分大的延出部15a。延出部15a的最深的部分例如到达元件分离部3的上表面附近。
[0050]
在元件分离部3中的第2阶差st2至第3扩散层区域21的上表面侧，设置着所述第2栅极绝缘膜23的第2部分33。第2部分33是使第2栅极绝缘膜23的一部分延出到元件分离部3而形成。第2部分33的z方向的厚度t3形成为可消除第2源极域21的上表面与元件分离部3的上表面之间的第2阶差st2的厚度(例如，与第2阶差st相同的厚度)。在图1所示的例子中，元件分离部3的上表面与第2部分33的上表面形成为同一面。
[0051]
第2栅极硅化物层27形成在第2栅极电极20上。在图1的截面中，第2栅极硅化物层27具有与第2栅极电极20相同的宽度。但是，第2栅极硅化物层27与第1半导体层20a也可无须具有相同的宽度，而为不同的宽度。第2栅极硅化物层27完全覆盖第2栅极电极20的上表面。在第2栅极电极20包含多晶硅层的情况下，通过在形成多晶硅层之后，供给镍(ni)或铂(pt)等之类的金属元素，并使这些金属元素热扩散，而形成第2栅极硅化物层27。第2栅极硅化物层27相对于第2栅极电极20，形成在与衬底2为相反侧。在图1的例子中，第2栅极硅化物层27形成得比第1半导体层20a薄。第2栅极硅化物层27例如由与第1栅极硅化物层17相同的材料构成，且形成为相同厚度。此外，也可使第2栅极硅化物层27的厚度与第1半导体层20a的厚度相等，或者使第2栅极硅化物层27形成得比第1半导体层20a厚。第1栅极硅化物层17的上表面与第2栅极硅化物层27的上表面形成在垂直方向上的相同高度位置。
[0052]
另外，第2部分33的厚度比垂直方向上的第2栅极硅化物层27的厚度厚。
[0053]
绝缘膜28具有：侧面部28a，覆盖第2半导体层20b的侧部及第1半导体层20a的厚度方向(z方向)中央部的侧部；及底部28b，在第2栅极绝缘膜23的侧方覆盖第2栅极绝缘膜23的一部分。设置在第2栅极电极20的 x方向侧的绝缘膜28中，覆盖第2栅极绝缘膜23的一部分的底部28b形成到覆盖第2漏极区域22的一部分的位置。设置在第2栅极电极20的-x方向侧的绝缘膜28中，覆盖第2栅极绝缘膜23的一部分的底部28b形成到覆盖第2源极区域21的一部分的位置。绝缘膜28例如包含氧化硅膜或氮化硅膜。
[0054]
绝缘侧壁29是由例如氮化硅膜形成。绝缘侧壁29在从第2晶体管6的中心观察时的绝缘膜28的外侧，与绝缘膜28密接地覆盖第2半导体层20b、第1半导体层20a及第2栅极硅化物层27的侧部。绝缘侧壁29的底部是以与绝缘膜28的底部28b相接的方式形成。
[0055]
如图1所示，半导体装置1具有保护膜30及绝缘层31。
[0056]
保护膜30覆盖第1晶体管5、元件分离部3、第2晶体管6及它们周边的半导体衬底2。本实施方式中，保护膜30覆盖第1晶体管5及第2晶体管6，与第1扩散层侧硅化物层15、第1栅极硅化物层17、第2扩散层侧硅化物层16、第2栅极绝缘膜23的第2部分33、第2栅极硅化物层27及第2栅极绝缘膜23的第3部分34相接。如果详细地叙述，则保护膜30例如覆盖第1漏极区域16的表面、绝缘侧壁19的表面、第1栅极硅化物层17的表面及第1扩散层侧硅化物层15的表面。另外，保护膜30覆盖元件分离部3的上表面。进而，保护膜30覆盖第2栅极绝缘膜23的第2部分33的表面、绝缘侧壁29的表面、第2栅极硅化物层27的表面及第2栅极绝缘膜23的第3部分34的表面。
[0057]
绝缘层31包含氧化硅膜等。绝缘层31以覆盖保护膜30的方式形成在保护膜30上。绝缘层31形成得比保护膜30厚，覆盖第1晶体管5及第2晶体管6。绝缘膜31具有充分的厚度，目的在于填埋第1衬底部7的表面与第2衬底部8的表面与第1晶体管5及第2晶体管6之间所形成的阶差。
[0058]
＜接触电极＞
[0059]
接下来，对接触电极进行说明。
[0060]
如图1所示，在第1栅极电极10的上方形成有第1接触电极35，该第1接触电极35沿z方向贯通绝缘层31及保护层30，且到达第1栅极硅化物层17。在第1扩散层侧硅化物层15的上方形成有第2接触电极36，该第2接触电极36沿z方向贯通绝缘层31及保护膜30，且到达第1扩散层侧硅化物层15。
[0061]
第1接触电极35的下端不贯通第1栅极硅化物层17，而是到达第1栅极硅化物层17的厚度方向(z方向)中途部分。
[0062]
第2接触电极36的下端不贯通第1扩散层侧硅化物层15，而是到达第1扩散层侧硅化物层15的厚度方向(z方向)中途部分。
[0063]
在第2源极区域21的上方形成有第3接触电极37，该第3接触电极37沿z方向贯通绝缘膜31、保护膜30及第2栅极绝缘膜23的第2部分33，且到达第2源极区域21。
[0064]
第3接触电极37的下端不贯通第2源极区域21，而是到达第2源极区域21的厚度方向(z方向)中途部分。
[0065]
在第2栅极电极20的上方形成有第4接触电极38，该第4接触电极38沿z方向贯通绝缘层31及保护层30，且到达第2栅极硅化物层27。
[0066]
第4接触电极38的下端不贯通第2栅极硅化物层27，而是到达第2栅极硅化物层27的厚度方向(z方向)中途部分。
[0067]
此外，图1所示的接触电极35、36、37、38的结构是1个例子，各接触电极的结构当然不限于图1的例子。
[0068]
＜半导体装置的制造方法＞
[0069]
以下，基于图2～图5，对半导体装置1的制造方法的一例进行说明。
[0070]
图2中，在第1衬底部7的上层部与第2衬底部8的上层部之间，形成有成为元件分离部3的基础的绝缘部40。在第1衬底部7的表面上，积层着第1栅极绝缘膜13、第2半导体层10b及第1半导体层10a，它们被绝缘膜41及绝缘层42覆盖。另外，在第2衬底部8的表面上，形成有栅极氧化膜43，在栅极氧化膜43上积层着第2半导体层20b及第1半导体层20a，它们被绝缘膜41及绝缘层42覆盖。
[0071]
作为一例，第1栅极绝缘膜13的膜厚为10nm以下左右，栅极氧化膜43的膜厚为40nm左右。
[0072]
以下，在基于图2～图5的制造方法的说明中，省略这些区域的记载与说明，以形成在衬底上的第1晶体管5及第2晶体管6的上部侧的结构为中心进行说明。
[0073]
从图2所示的状态开始，通过进行蚀刻，而对于应形成第1晶体管的区域，如图3所示那样在第2半导体层10b及第1半导体层10a的两侧形成绝缘侧壁29。同时，对于应形成第2晶体管的区域，在第2半导体层20b及第1半导体层20a的两侧形成绝缘侧壁29。通过所述蚀刻，而将形成在第2半导体层10b的x方向两侧的绝缘层42及绝缘膜41局部去除，从而形成绝缘侧壁19。同时，绝缘膜18局部残留在第2半导体层10b及第1半导体层10a与绝缘侧壁19之间。
[0074]
通过所述蚀刻，而将形成在第2半导体层20b的x方向两侧的绝缘层42及绝缘膜41局部去除，从而形成绝缘侧壁29。同时，形成第2半导体层20b及第1半导体层20a与绝缘侧壁29之间局部残留着绝缘膜28b的结构。通过所述蚀刻，而将形成在第2衬底部8的表面8a上的栅极氧化膜43局部去除。通过所述蚀刻，第2半导体层20b的x方向两侧的栅极氧化膜43中未被绝缘侧壁29覆盖的区域以膜厚减少的方式被蚀刻。
[0075]
在此情况下，并非将栅极氧化膜43在膜厚方向上全部去除，而是以使膜厚方向的底部侧以均匀的厚度残留的方式进行蚀刻。通过该蚀刻，在第2衬底部8上，可在第2栅极绝缘膜23中形成第1部分24、第2部分33及第3部分34。如果进行使栅极氧化膜43的膜厚方向底
部侧以均匀的厚度残留的蚀刻，则如图3所示，可将绝缘部40的上表面与第2部分33的上表面加工成大致同一面，可由绝缘部40形成元件分离部3。
[0076]
于在第2衬底部8上残留栅极氧化膜43的底部的情况下，作为一例，可以残留10nm左右的膜厚的方式进行蚀刻。
[0077]
在第1衬底部7的上表面侧，将形成在第2半导体层10b的x方向两侧的绝缘层42及绝缘膜41去除，可在第2半导体层10b的两侧形成绝缘侧壁19、19。另外，将形成在绝缘侧壁19、19的x方向两侧且形成在第1衬底部7的表面上的绝缘层42及绝缘膜41全部去除。
[0078]
在图3所示的状态下，在第1衬底部7的表面7a与元件分离部3的上表面之间形成有阶差st1，在元件分离部3的表面与第2衬底部8的表面之间形成有阶差st2。
[0079]
接着，向第1衬底部7的表面及第1半导体层10a、20a的表面供给镍或铂等金属元素，并进行热处理。由此，如图4所示，可形成第1扩散层侧硅化物层15、第2扩散层侧硅化物层16、第1栅极硅化物层17、第2栅极硅化物层27。对于刚才被供给了金属元素的区域，形成有金属层，但如果通过蚀刻将金属层去除，则可获得图4所示的结构。
[0080]
可在第1晶体管形成区域的第1半导体层10a的表面形成第1栅极硅化物层17。可在第2晶体管形成区域的第1半导体层20a的表面形成第2栅极硅化物层27。
[0081]
即，第1栅极硅化物层17与第2栅极硅化物层27同时形成。另外，在第1衬底部7的表面，可在一对绝缘侧壁19的侧方侧形成第1扩散层侧硅化物层15与第2扩散层侧硅化物层16。
[0082]
如图1的半导体装置1的截面所示，第1扩散层侧硅化物层15及第2扩散层侧硅化物层16是通过向第1源极区域11及第1漏极区域12供给镍及铂等金属元素，并利用热处理使金属元素扩散而形成，所以硅化物层15、16可自适应地形成。
[0083]
第1扩散层侧硅化物层15从第1衬底部7的表面7a形成到指定的深度，但在第1衬底部7的表面7a与元件分离部3的上表面的交界部形成有阶差st1。因此，以沿着阶差st1的外形的方式形成有延出部15a。第1扩散层侧硅化物层15中的延出部15a的z方向厚度形成得比除延出部15a以外的部分的第1扩散层侧硅化物层15的厚度大。
[0084]
如图5所示，形成保护膜30。接着，在保护膜30上形成绝缘层31。然后，在绝缘层31的所需位置处，例如图5所示那样形成接触孔45。
[0085]
图5所例示的接触孔45是以贯通绝缘层31、保护层30及第2栅极绝缘膜23的第2部分33且到达第2衬底部8的表面8a的方式形成。如果向该接触孔45中填充导电材料等，则可获得图1所示的第3接触电极37。
[0086]
此外，虽未图示，但通过与所述方法同样地形成接触孔，并填充导电材料的方法，可形成第1接触电极35、第2接触电极36及第4接触电极38。第1接触电极35是以贯通绝缘层31及保护膜30且到达第1栅极硅化物层17的方式形成。第2接触电极36是以贯通绝缘层31及保护膜30且到达第1扩散层侧硅化物层15的方式形成。第4接触电极38是以贯通绝缘层31及保护膜30且到达第2栅极硅化物层27的方式形成。
[0087]
通过采用基于图2～图5所说明的制造方法，可制造图1所示的结构的半导体装置1。根据图1所示的半导体装置1，可提供一种能获得以下所说明的各种作用效果的半导体装置。此外，在对半导体装置1的作用效果进行说明之前，对图6所示的比较例结构的半导体装置进行说明。
[0088]
图6所示的比较例的半导体装置50为与图1所示的半导体装置1类似的结构，但主要于第2晶体管周围的结构及绝缘部周围的结构方面不同。
[0089]
在图6所示的半导体装置50中，第2栅极绝缘膜46的x方向两端位于绝缘层28中的底部28b的下方侧。因此，图1所示的半导体装置1中所设置的第2部分33及第3部分34在半导体装置50中未形成。取而代之，在相当于第2部分33及第3部分34的位置设置着第1阻挡膜47及第2阻挡膜48。
[0090]
另外，在图6所示的半导体装置50中，在第1衬底部7的表面7a与元件分离部51的表面之间形成有第5阶差st5。沿着该第5阶差st5形成有第1扩散层侧硅化物层15的延出部15b。该延出部15b的z方向厚度(深度)比图1所示的半导体装置1的延出部15a的z方向厚度(深度)大。
[0091]
关于该结构的理由，是受到在第2衬底部8的表面8a上未形成第2栅极绝缘膜23的第2部分33，而绝缘部51的上表面与第2衬底部8的表面8a形成为同一面影响。因此，第5阶差st5大于图1所示的第1阶差st1。
[0092]
图7是对于制造半导体装置50的步骤，与制造半导体装置1时的图3所示的状态对应地描绘的剖视图。如图7所示，在制造半导体装置50的情况下，在形成第2晶体管6的区域内，将位于一对绝缘侧壁29的外侧且位于第2衬底部8的表面8a上的栅极氧化膜全部去除。因此，加工有栅极氧化膜之后的第2栅极绝缘膜46的x方向的两端部存在于一对绝缘侧壁29的下方位置。
[0093]
因此，图1所示的半导体装置1中所设置的第2栅极绝缘膜23的第2部分33及第3部分34在半导体装置50中未形成。
[0094]
从图7所示的状态开始，如图8所示，在第1衬底部7的表面7a形成第1扩散层侧硅化物层15及第2扩散层侧硅化物层16时，为了保护第2衬底部8的表面8a，需要积层第1阻挡膜47与第2阻挡膜48。
[0095]
第1阻挡膜47例如包含氧化硅膜。第2阻挡膜48例如包含氮化硅膜。关于此处形成的第1阻挡膜47及第2阻挡膜48，为了确实地保护第2衬底部8的表面8a，需要以覆盖到元件分离部51的x方向的中央部附近的方式形成。
[0096]
如果在图8所示的结构上形成保护层30及绝缘层31，则可获得与图6所示的比较例的半导体装置50相当的结构。关于图6所示的比较例的半导体装置50，由于第5阶差st5大，所以第1扩散层侧硅化物层15的延出层15b在z方向上较长(深)地形成。如果在半导体装置50的构成中延出层15b较长(深)地形成，则作为晶体管来说，存在漏电流增加的担忧。
[0097]
相对于此，在图1的结构中，通过形成第2部分33而将元件分离部3的表面设置在比第2衬底部8的表面8a高的位置，所以可使第1扩散层侧硅化物层15的延出部15a的z方向长度(深度)变短(浅)。因此，图1所示的半导体装置1与图6所示的半导体装置50相比，能抑制漏电流增加。
[0098]
能减小延出部15a的z方向长度的原因在于，在将镍或铂等金属向第1源极区域11供给的情况下，在阶差st的部分能抑制向比元件分离部3的上表面更深的位置供给金属。
[0099]
于在图6所示的元件分离部51之上配置着第1阻挡膜47及第2阻挡膜48的结构中，为了使阻挡膜作为形成硅化物时的阻挡膜充分地发挥功能，需要确保使元件分离部51的x方向的宽度足够大。
[0100]
例如，在元件分离部51之上配置着第1阻挡膜47的端部47a及第2阻挡膜48的端部48a。考量到蚀刻不均等，为了在元件分离部51之上确实地形成端部47a、48a，需要确保元件分离部51的x方向的宽度足够大。
[0101]
但是，如果使元件分离部51的x方向宽度变大，则担心会导致设置第1晶体管5及第2晶体管6的元件区域缩小，而难以实现元件配置的高密度化。
[0102]
在图1所示的半导体装置1中，使构成第2栅极绝缘膜23的栅极绝缘膜的一部分作为第2部分33延出到元件分离部3的侧面。该第2部分33可兼作形成硅化物层15、16时的阻挡膜。由此，在半导体装置1中，无须设置特别的阻挡膜，结果也无须扩大元件分离部3的x方向宽度。另外，可与元件分离部3的x方向宽度无关地将第2栅极绝缘膜23的第2部分33有效地用作阻挡膜。因此，半导体装置1与半导体装置50相比，能缩小元件分离部3的x方向宽度。能缩小元件分离部3的x方向宽度有助于半导体装置1的小型化，从而有助于提高作为半导体装置1的集成度。
[0103]
另外，在图1所示的构成中，在第2晶体管6的第2栅极电极20上经由第2栅极硅化物层27而与第4接触电极38连接，所以即使是长栅极电极，对于电位下降或延迟也能获得裕量提高效果。
[0104]
图1所示的半导体装置1在第1晶体管5中进行硅化物层15、16的导入，实现寄生电阻降低，并且在第2晶体管6中为了确保耐压性，不进行硅化物层的导入。本实施方式中，如上所述，能在不追加特别步骤的情况下制造并提供视晶体管而分开制作硅化物层的半导体装置1。
[0105]
另外，在第1晶体管5的第1栅极电极10上设置着第1栅极硅化物层17，在第2晶体管6的第2栅极电极20上设置着第2栅极硅化物层27。
[0106]
因此，在相对于第1栅极电极10的接触部分与相对于第2栅极电极20的接触部分中，均能以低寄生电阻状态连接。
[0107]
接着，对在图1所示的半导体装置1中形成第3接触电极37的情况、与在图6所示的半导体装置50中对于第2衬底部8的扩散区域形成接触电极形成用的接触孔53、54的情况进行比较，在下文中进行说明。
[0108]
图1所示的半导体装置1在形成到达第2源极区域21的接触孔的情况下，形成贯通绝缘层31、保护膜30及第2栅极绝缘膜23的第2部分33的接触孔。与此相对地，在图6所示的半导体装置50中，则需要形成除了贯通绝缘层31及保护膜30以外，还贯通第1阻挡膜47及第2阻挡膜48的接触孔53。
[0109]
接着，针对在图6所示的半导体装置50中，除了接触孔53以外，还形成到达第1衬底部7的第1扩散层侧硅化物区域15的接触孔54的情况，在下文中进行考察。
[0110]
在形成接触孔53的情况下，以贯通保护层30的下方的第2阻挡膜48及第1阻挡膜47的方式形成接触孔53。同时，为了形成接触孔54，成为在保护层30之下仅存在1层第1扩散层侧硅化物层15的蚀刻条件。因此，如果以贯通第1阻挡膜47及第2阻挡膜48的方式设定蚀刻条件，则有在接触孔54的底部侧产生过蚀刻的担忧。如果以穿透第1扩散层侧硅化物层15的方式形成接触孔54，则接触电极会穿透第1扩散层侧硅化物层15而生成，所以存在因接触电极而引起短路的担忧。
[0111]
相对于此，图1所示的半导体装置1是在保护膜30之下存在1层第2部分33的结构。
另外，图1的半导体装置1是在第2接触电极36的下端侧，在保护层30的下方仅存在1层第1扩散层侧硅化物层15的结构。
[0112]
因此，相比于图6所示的结构，能增加形成第2接触电极36用接触孔及第3接触电极37用接触孔的情况下的加工裕量。例如，有如下效果：在制造图1所示的半导体装置1的情况下，能减少制造图6所示的半导体装置50时在接触孔54中所产生的过蚀刻量。
[0113]
因此，在图1所示的半导体装置1中，与图6所示的半导体装置50相比，可获得能对于第1扩散层侧硅化物层15以良好的接触性确实地形成接触电极36的效果。此外，考虑通过所述过蚀刻使接触孔的底部到达第1衬底部7的上表面，并在第1衬底部7的上表面的粗糙化的位置形成接触电极的结构。
[0114]
在该结构的情况下，有接触电极向半导体衬底侧的接触变得不稳定，而于导通时产生离群值，即产生所谓的高波动(high flyer)现象的担忧。但，如果采用图1的半导体装置1，则能抑制高波动现象。
[0115]
另外，如果为如图6所示的结构那样设置第1阻挡膜47及第2阻挡膜48的结构，则必须对于图1所示的结构，追加还包含2个膜的成膜步骤、离子蚀刻步骤及利用蚀刻液所进行的蚀刻步骤等光刻步骤在内的多个步骤。
[0116]
关于该方面，如果是图1的结构，则能在不增加特别的步骤的情况下，提供一种具备能够进行高速动作的第1晶体管5及确保了耐压性的第2晶体管6的半导体装置1。
[0117]
且说，图1所示的半导体装置1应用于半导体存储装置。在此情况下，例如，第2晶体管6可用作用来对存储单元施加相对较高的电压的晶体管，该相对较高的电压是用来改变存储单元的存储状态，第1晶体管5可用作用来施加相对较低的电压的晶体管，该相对较低的电压是用于从存储单元读出信息的情况等。在将第1晶体管5及第2晶体管6应用于现状的半导体存储装置的情况下，认为第2晶体管6为了确保耐压而难以向扩散层区域形成硅化物层。
[0118]
如果是图1所示的结构，则可仅在第1晶体管5中形成自适应地形成硅化物层的区域，在第2晶体管6的扩散区域中分开制作不形成硅化物层的结构。如果是图1所示的结构，则不必为了分开制作硅化物层而使用阻挡膜，可利用第2部分33来实现。因此，可在不追加特别的步骤的情况下，制造具备目标第1晶体管5及第2晶体管6且电特性优异的半导体装置1。
[0119]
此外，图1所示的半导体装置1可普遍广泛地应用于使用第1晶体管5及第2晶体管6施加不同的电压来控制电子机器的装置。因此，半导体装置1可广泛地应用于除利用不同的控制电压的半导体存储装置以外的控制装置或控制电路。
[0120]
以上，对各实施方式及变化例进行了说明，但各实施方式并不限定于所述例子。例如，所述2个以上的实施方式及变化例也可相互组合来实现。
[0121]
以上，对本发明的实施方式进行了说明，但这些实施方式是作为例子而提出的，并不意图限定发明的范围。这些实施方式能以其它各种方式来实施，可在不脱离发明主旨的范围内，进行各种省略、替换及变更。这些实施方式及其变化例包含在发明的范围或主旨内，同样包含在权利要求书所记载的发明及其均等的范围内。
[0122]
[符号的说明]
[0123]1ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
半导体装置
[0124]2ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
衬底
[0125]3ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
元件分离部
[0126]5ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1晶体管
[0127]6ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2晶体管
[0128]7ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第1衬底部
[0129]
7a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
表面(上表面)
[0130]8ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2衬底部
[0131]
8a
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
表面(上表面)
[0132]
10
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第1栅极电极
[0133]
11
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第1扩散层区域(第1源极区域)
[0134]
12
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第2扩散层区域(第1漏极区域)
[0135]
13
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第1栅极绝缘膜
[0136]
15
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第1扩散层侧硅化物层
[0137]
16
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第2扩散层侧硅化物层
[0138]
17
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第1栅极硅化物层
[0139]
18
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绝缘膜
[0140]
19
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绝缘侧壁
[0141]
20
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第2栅极电极
[0142]
21
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第3扩散层区域(第2源极区域)
[0143]
22
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第4扩散层区域(第2漏极区域)
[0144]
23
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第2栅极绝缘膜
[0145]
27
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第2栅极硅化物层
[0146]
28
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绝缘膜
[0147]
29
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绝缘侧壁
[0148]
33
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第2部分
[0149]
34
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
第3部分
[0150]
35,36,37,38
ꢀꢀꢀꢀꢀꢀꢀꢀ
接触电极
[0151]
st,st1,st2,st3,st4 阶差。