解码装置及操作方法与流程

解码装置及操作方法
1.本技术要求于2021年8月6日提交的第10-2021-0104210号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
2.发明构思的实施例涉及电子装置，并且更具体地，涉及解码装置及操作方法。


背景技术：

3.使用减小视频的数据量的视频压缩方案来有效地发送和接收数字视频。压缩视频流可被解码装置解码。当通过链接多个单核解码装置对一个流进行解码的多核解码器被使用时，变得越来越高清晰度的视频流的解码速度可被提高。


技术实现要素：

4.发明构思的实施例提供了一种解码装置及其操作方法。解码装置可被配置为即使当根据特定编解码器对视频进行编码时也执行解码，并且当片上系统(soc)被实现时，减少由于多核之间的数据共享而延长的路径引起的数据路径拥塞的发生。
5.根据发明构思的实施例的解码装置包括：控制器，被配置为接收比特流，基于由矩阵定义并包括在帧中的多个块将比特流分类为第一比特流和第二比特流，并输出第一比特流和第二比特流。解码装置还包括：第一解码器，包括第一处理器和第一存储器，第一处理器被配置为对第一比特流执行解码并输出第一解码数据，第一存储器被配置为存储通过对第二比特流进行解码而获得的第二解码数据。解码装置还包括：第二解码器，包括第二处理器和第二存储器，第二处理器被配置为对第二比特流执行解码并输出第二解码数据，第二存储器被配置为存储第一解码数据。解码装置还包括：第一缓冲器，被配置为将由第一处理器输出的第一解码数据发送到第二存储器；和第二缓冲器，被配置为将由第二处理器输出的第二解码数据发送到第一存储器。第一处理器被配置为：控制第二存储器存储第一解码数据，并且第二处理器被配置为：控制第一存储器存储第二解码数据。
6.根据发明构思的实施例的解码装置包括：控制器，被配置为接收比特流，并将比特流分类为与由矩阵定义并包括在帧中的多个块之中的相同行中包括的块对应的分类比特流；n个解码器(n是大于或等于3的自然数)，每个解码器包括处理器和存储器，处理器被配置为通过接收分类比特流来对分类比特流执行解码并输出解码数据，存储器被配置为存储解码数据；n个缓冲器，均被配置为将由处理器输出的解码数据发送到存储器，并且分别与n个解码器对应。被包括在第k-1解码器(k是从2至n的整数)中的第k-1处理器被配置为：控制第k存储器将从第k-1解码器输出的第k-1解码数据存储在被包括在第k解码器中的第k存储器中，和与第k-1解码器对应的第k-1缓冲器被配置为：将第k-1解码数据发送到第k存储器。
7.根据发明构思的实施例的解码方法包括：接收基于由矩阵定义并包括在帧中的多个块分类的比特流；确定参考数据是否存储在第一存储器中，参考数据通过对比特流的与参考块对应的第一部分进行解码而获得，参考块被包括在与包括当前正被解码的块的第二
列相同的第一列中；基于参考数据和参考数据是否被存储在第一存储器中，对比特流的与当前正被解码的块对应的第二部分执行解码，并输出解码数据；将解码数据存储在与第一存储器对应的缓冲器中；和控制与第一存储器不同的第二存储器存储解码数据。
附图说明
8.通过参照附图详细描述发明构思的实施例，发明构思的上面和其他的特征将变得更加清楚，其中：
9.图1是示出根据实施例的视频系统的示图；
10.图2是示出根据实施例的解码装置的框图；
11.图3是示出根据实施例的帧的示图；
12.图4是用于描述根据实施例的解码装置的操作时间点的示图；
13.图5是示出根据实施例的解码器的框图；
14.图6是示出根据实施例的包括多个缓冲器的解码装置的示图；
15.图7是示出根据实施例的包括多个解码器的解码装置的框图；
16.图8是示出根据实施例的解码装置的操作方法的流程图；以及
17.图9是示出根据实施例的包括解码装置的显示装置的框图。
具体实施方式
18.在下文中将参照附图更全面地描述本发明构思的实施例。在整个附图中，相同的附图标记可指代相同的元件。
19.将理解，术语“第一”、“第二”、“第三”等在此用于将一个元件与另一个元件区分开，并且元件不受这些术语的限制。因此，一个实施例中的“第一”元件可在另一个实施例中被描述为“第二”元件。
20.应当理解，除非上下文另有清楚地指示，否则每个实施例中的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。
21.如在此使用的，除非上下文另有清楚地指示，否则单数形式也旨在包括复数形式。
22.图1是示出根据实施例的视频系统的示图。
23.参照图1，视频系统100可包括源装置(source device)110和接收装置(sink device)120。根据实施例，除图1示出的组件之外，视频系统100还可包括其他通用组件。
24.源装置110可包括编码装置111和发送器112。源装置110可以是自身生成视频数据或接收视频数据的电子装置。源装置110可以以各种形式(诸如，例如光学媒体播放器(诸如，数字视频盘(dvd)或蓝光播放器)、超高清(uhd)播放器、机顶盒、电视(tv)、计算机、移动装置、家庭影院、游戏装置、内容服务器等)被实现。
25.编码装置111可接收视频数据。例如，编码装置111可从视频捕获装置(诸如，摄像机)和包括预捕获视频的视频档案(video archive)接收视频数据。
26.视频数据可以是一系列视频帧。视频块(video block)可具有固定或可变大小，并且可根据指定的编码标准改变大小。通常被称为宏块(mb)的每个视频块可被布置为子块。宏块和各种子块是视频块。
27.编码装置111可对视频数据进行编码。编码的视频数据可作为比特流被输出。编码
的视频数据的帧可作为比特流被输出。根据视频块的基于帧内或帧间的预测，编码装置111可执行量化操作和熵编码操作以对视频数据进行编码。编码装置111可根据视频压缩方案(诸如，例如高级视频编码(avc)、vp8、vp9、高效视频编码(hevc)或aomediavideo1(av1))进行操作。
28.发送器112可将从编码装置111输出的以文件或流的形式传输的比特流发送到接收装置120的接收器121。例如，发送器112可将比特流作为可在接收器121处下载并随后利用的文件发送到接收器121，或可将比特流作为数据流发送到接收器121。例如，发送器112可通过通信信道130将从编码装置111输出的比特流发送到接收器121。
29.通信信道130可向接收器121发送通过源装置110编码的视频流。
30.通信信道130可包括无线或有线通信媒体(诸如，射频(rf)频谱或一个或多个物理传输线或无线以及有线媒体的任意组合)。通信信道130可形成基于分组的网络(诸如，例如局域网、广域网或全球网络(诸如，互联网))的一部分。通信信道130通常表示用于将编码的视频数据从源装置110发送到接收器121的任何合适的通信媒体或不同通信媒体的集合。
31.接收装置120可包括接收器121、解码装置122以及显示器123。接收装置120可以是处理和再现从源装置110发送的视频数据(例如，编码的视频数据)的电子装置。在此，术语“再现”可表示根据处理的视频数据显示图像、根据处理的音频数据输出音频或根据处理的视频数据和音频数据显示和输出图像和音频。接收装置120可以以各种形式(诸如，例如tv、监视器、便携式多媒体播放器、移动电话、平板个人计算机(pc)、电子相框、电子公告板和电子公告牌)被实现。尽管图1示出了编码装置111被包括在源装置110中并且解码装置122被包括在接收装置120中，但发明构思的实施例不限于此。例如，根据实施例，编码装置111和解码装置122可被包括在源装置110和/或接收装置120中。
32.接收器121可通过通信信道130从源装置110接收通过对视频数据进行编码而获得的比特流。
33.发送器112、通信信道130和接收器121可被配置用于根据无线或有线通信系统(包括：例如，以太网、电话、电缆、电力线和光纤系统中的一个或多个；和/或例如，码分多址(cdma或cdma2000)通信系统、频分多址(fdma)系统、正交频分复用(ofdm)接入系统、时分多址(tdma)(诸如，全球移动通信系统(gsm))、通用分组无线电服务(gprs)或增强数据gsm环境(edge)、地面集群无线电(tetra)移动电话系统、宽带码分多址(wcdma)系统、高数据速率第一代演进纯数据(1xev-do)或1xev-do黄金多播系统、ieee 802.18系统、mediaflotm系统、dmb系统或dvb-h系统、和包括用于在两个或更多个装置之间进行数据通信的其他方案的无线系统中的一个或多个)进行通信。
34.解码装置122可从源装置110接收比特流并且对比特流进行解码。解码装置122可接收比特流并且对比特流进行分类。例如，解码装置122可将比特流分类为与由矩阵定义并且包括在帧中的多个块之中的包括在同一行中的块对应的比特流。
35.解码装置122可对分类的比特流执行解码并且输出解码数据。解码装置122可存储输出的解码数据。例如，解码装置122可包括对第一比特流执行解码的第一解码器和对第二比特流执行解码的第二解码器，其中，第一解码器可包括存储通过对第二比特流执行解码而获得的第二解码数据的第一存储器，并且第二解码器可包括存储通过对第一比特流执行解码而获得的第一解码数据的第二存储器。
36.解码装置122可对比特流进行分类并且共享存储通过对分类的比特流执行解码而获得的解码数据的存储器。解码装置122可对比特流进行解码并且输出解码的像素数据。参照图2详细描述解码装置122。
37.解码装置122可根据视频压缩方案(诸如，例如avc、vp8、vp9、hevc或av1)进行操作。例如，解码装置122可接收根据av1编码的视频数据并且对该编码的视频数据进行解码，并且解码装置122可接收根据hevc编码的视频数据并且对该编码的视频数据进行解码。
38.接收装置120可在显示器123上向用户显示解码的像素数据。例如，由解码装置122解码的像素数据可被存储在存储装置中，并且显示器123可重新配置存储的像素数据并将存储的像素数据显示给用户。显示器123可包括各种显示装置(诸如，例如阴极射线管(crt)显示装置、液晶显示器(lcd)、等离子显示器、发光二极管(led)显示器、有机led(oled)显示器或其他类型的显示单元)。
39.编码装置111和解码装置122中的每个可被实现为，例如，一个或多个微处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)、分布式逻辑、软件、硬件、固件或其任意组合。编码装置111和解码装置122中的每个可被包括在作为每个移动装置、订户装置、广播装置等的组合的编码器/解码器(codec)的部分的一个或多个编码器或解码器中。
40.源装置110和接收装置120中的每个可包括用于发送和接收编码的视频的适当的调制、解调、频率变换、滤波和放大器组件，其各自包括用于支持无线通信的rf无线组件和天线。例如，组件可被用作发送器112和接收器121。
41.图2是示出根据实施例的解码装置的框图。
42.参照图2，解码装置200可包括控制器210、第一解码器220、第二解码器230、第一缓冲器240和第二缓冲器250。图2的解码装置200与图1的解码装置122对应，因此，为了便于解释，其重复描述被省略。
43.控制器210可控制解码装置200的整体操作。控制器210可接收比特流bs。例如，控制器210可从编码装置(例如，图1的编码装置111)接收以比特流bs的形式的编码的视频数据。
44.控制器210可对比特流bs进行分类，并且将分类后的比特流发送到第一解码器220和第二解码器230。控制器210可基于由矩阵定义并包括在帧中的多个块将比特流bs分类为第一比特流bs1和第二比特流bs2。根据实施例，第一解码器220和第二解码器230可具有相同的配置和结构，并且可具有相同的性能。
45.控制器210可将第一比特流bs1发送到第一解码器220，并将第二比特流bs2发送到第二解码器230。第一比特流bs1可指来自比特流bs的发送到第一解码器220的比特流，并且第二比特流bs2可指来自比特流bs的发送到第二解码器230的比特流。
46.在一个实施例中，控制器210可将与帧的行之中的奇数行中包括的块对应的比特流bs的一部分分类为第一比特流bs1和第二比特流bs2中的一个，并且将与帧的行之中的偶数行中包括的块对应的比特流bs的另一部分分类为第一比特流bs1和第二比特流bs2中的另一个。在此，当正在对比特流执行处理被描述时，应当理解，可对接收到的比特流bs的一部分执行该处理。在下文中，参照图3详细描述解码装置200对比特流进行分类的操作。在下文中，还参照图2和图3。
47.图3是示出根据实施例的帧的示图。
48.参照图2和图3，帧300可包括由矩阵定义的多个块。帧300可作为比特流输入到控制器210。帧300可以是8k(7680
×
4320像素)图像的帧或4k(3840
×
2160像素)图像的帧，但不限于此。尽管图3示出一个帧300，但可将多个帧作为比特流输入到控制器210。
49.多个块可具有相同的大小。例如，多个块中的每个可具有64
×
64像素大小。作为另一实例，多个块中的每个可具有16
×
16像素大小。然而，发明构思的实施例不限于此。
50.帧300可由矩阵基于相同大小的多个块被定义。帧300可包括多个行和多个列。多个行中的每行可包括多个块。例如，第一行r1可包括块a0、块a1、块a2、......、和块am，其中m是自然数。第二行r2可包括块b0、块b1、块b2、......、和块bm。第三行r3可包括块c0、块c1、块c2、......、和块cm。此外，多个列中的每个可包括多个块。例如，第一列cl1可包括块a0、块b0、块c0等，第二列cl2可包括块a1、块b1、块c1等，第三列cl3可包括块a2、块b2、块c2等。
51.第一行、第二行、第三行等可基于包括先前在同一列中被执行解码的块的行来顺序地被定义。例如，包括第一列cl1中的块d0的第四行r4可与比包括块e0的第五行r5更早地在其中执行解码的行对应。作为另一示例，包括第一列cl1中的块a0的第一行r1可与比包括块b0的第二行r2更早地在其中执行解码的行对应，并且块a0可在块b0之前被解码。
52.多个行可被划分为奇数行和偶数行。例如，第一行r1、第三行r3和第五行r5可与奇数行对应，并且第二行r2和第四行r4可与偶数行对应。
53.控制器210可将与帧300的行之中的奇数行中包括的块对应的比特流bs的一部分分类为第一比特流bs1和第二比特流bs2中的一个，并且将与帧300的行之中的偶数行中包括的块对应的比特流bs的一部分分类为第一比特流bs1和第二比特流bs2中的另一个。
54.控制器210可从比特流bs中将比特流bs的与帧300的行之中的奇数行中包括的块对应的部分和比特流bs的与帧300的行之中的偶数行中包括的块对应的部分分别分类为第一比特流bs1和第二比特流bs2。例如，控制器210可将第一行r1、第三行r3和第五行r5分类为第一比特流bs1，并且将第二行r2和第四行r4分类为第二比特流bs2。然而，发明构思的实施例不限于此。例如，根据实施例，控制器210可从比特流bs中将比特流bs的与帧300的行之中的偶数行中包括的块对应的部分和比特流bs的与帧300的行之中的奇数行中包括的块对应的部分分别分类为第一比特流bs1和第二比特流bs2。
55.参考块可指用于对当前正被解码的块进行解码的块。参考块可指被包括在与包括当前正被解码的块的列相同的列中的、并且被包括在“比包括当前正被解码的块的行更早地在其中执行解码的行”之中的最后在其中执行解码的行中的块。例如，块b4的参考块可以是被包括在与包括块b4的列相同的第五列cl5中的、并且被包括在比块b4更早地在其中执行解码的行中。块e4的参考块可以是被包括在与包括块e4的列相同的第五列cl5中的、并且被包括在“比块e4更早地在其中执行解码的行”之中的最后在其中执行解码的行中。因为首先被执行解码的第一行r1中包括的块首先被解码，所以可不存在参考块。
56.参照图2和图3，第一解码器220可包括第一存储器221和第一处理器222。假设第一比特流bs1包括与帧300的行之中的奇数行中包括的块对应的比特流，并且第二比特流bs2包括与偶数行中包括的块对应的比特流。第一处理器222可接收第一比特流bs1，对第一比特流bs1执行解码，并且输出第一解码数据dd1。第一存储器221可存储通过对第二比特流bs2进行解码而获得的第二解码数据dd2。例如，第一处理器222可对与块a4对应的第一比特
流bs1执行解码，并输出与块a4对应的第一解码数据dd1。第一存储器221可存储通过对与块b0对应的第二比特流bs2进行解码而获得的第二解码数据dd2。
57.第二解码器230可包括第二存储器231和第二处理器232。第二处理器232可接收第二比特流bs2，对第二比特流bs2执行解码，并且输出第二解码数据dd2。第二存储器231可存储通过对第一比特流bs1进行解码而获得的第一解码数据dd1。
58.第一解码数据dd1可包括例如第一比特流bs1的运动向量、预测模式和解码的第一像素数据dpd1中的至少一个。第二解码数据dd2可包括例如第二比特流bs2的运动向量、预测模式和解码的第二像素数据dpd2中的至少一个。第一像素数据dpd1和第二像素数据dpd2可分别指通过对第一比特流bs1进行解码而获得的数据和通过对第二比特流bs2进行解码而获得的图像数据。第一像素数据dpd1和第二像素数据dpd2可被输出到解码装置200的外部。第一像素数据dpd1和第二像素数据dpd2可被发送到显示器(例如，图1的显示器123)并显示给用户。
59.第一处理器222可对第一比特流bs1执行解码，并且第二处理器232可对第二比特流bs2执行解码。例如，第一处理器222可对与包括在第一行r1和第三行r3中的块对应的比特流执行解码，并且第二处理器232可对与包括在第二行r2和第四行r4中的块对应的比特流执行解码。与帧300的行之中的奇数行中包括的块对应的比特流和与帧300的行之中的偶数行对应的比特流可被不同的处理器解码。
60.第一处理器222和第二处理器232中的每个可包括例如专用集成电路(asic)、现场可编程门阵列(fpga)、专用处理器、微处理器、通用处理器等。
61.第一存储器221和第二存储器231中的每个可包括易失性存储器(诸如，例如动态随机存取存储器(ram)和同步动态ram(sdram))和/或非易失性存储器(诸如，例如相变ram(pram)、磁阻ram(mram)、电阻ram(reram)、铁电ram(fram)等)。
62.解码装置200可包括第一缓冲器240和第二缓冲器250。第一缓冲器240可将由第一处理器222输出的第一解码数据dd1发送到第二存储器231。第一缓冲器240可存储第一解码数据dd1并将第一解码数据dd1发送到第二存储器231。第一缓冲器240可基于时钟信号存储第一解码数据dd1，并将第一解码数据dd1发送到第二存储器231。时钟信号可从时序控制器被提供给第一缓冲器240。
63.第二缓冲器250可将由第二处理器232输出的第二解码数据dd2发送到第一存储器221。第二缓冲器250可存储第二解码数据dd2，并将第二解码数据dd2发送到第一存储器221。第二缓冲器250可基于时钟信号存储第二解码数据dd2，并将第二解码数据dd2发送到第一存储器221。时钟信号可从时序控制器被提供到第二缓冲器250。提供给第一缓冲器240的时钟信号和提供给第二缓冲器250的时钟信号可彼此不同。解码装置200可通过第一缓冲器240将第一解码数据dd1存储在第二存储器231中，并且通过第二缓冲器250将第二解码数据dd2存储在第一存储器221中，从而减少数据路径拥塞的发生。
64.第一缓冲器240和第二缓冲器250各自可以是触发器。触发器可包括例如rs触发器、d触发器、jk触发器、t触发器等。
65.例如，第一缓冲器240可将通过对与块a4对应的第一比特流bs1进行解码而获得的第一解码数据dd1发送到第二存储器231。第二缓冲器250可将通过对与块b0对应的第二比特流bs2进行解码而获得的第二解码数据dd2发送到第一存储器221。尽管图2示出存在一个
第一缓冲器240和一个第二缓冲器250，但发明构思的实施例不限于此。例如，根据实施例，第一缓冲器240和第二缓冲器250可分别以多个被提供。包括多个第一缓冲器240和第二缓冲器250的解码装置200将参照图6被详细描述。
66.第一处理器222可控制第二存储器231存储第一解码数据dd1。第一处理器222可访问第二存储器231以存储第一解码数据dd1。第一处理器222可控制第二存储器231通过第一缓冲器240存储第一解码数据dd1。
67.第二处理器232可控制第一存储器221存储第二解码数据dd2。第二处理器232可访问第一存储器221以存储第二解码数据dd2。第二处理器232可控制第一存储器221通过第二缓冲器250存储第二解码数据dd2。
68.第一处理器222可读出存储在第一存储器221中的第二解码数据dd2。第二处理器232可将第二解码数据dd2存储在第一存储器221中，并且第一处理器222可访问第一存储器221以读出第二解码数据dd2。第一存储器221可以是第一处理器222和第二处理器232的共享存储器。
69.第二处理器232可读出存储在第二存储器231中的第一解码数据dd1。第一处理器222可将第一解码数据dd1存储在第二存储器231中，并且第二处理器232可访问第二存储器231以读出第一解码数据dd1。第二存储器231可以是第一处理器222和第二处理器232的共享存储器。
70.第一处理器222可读出存储在第一存储器221中的第二解码数据dd2，并且基于第二解码数据dd2对第一比特流bs1进行解码。第二处理器232可读出存储在第二存储器231中的第一解码数据dd1，并且基于第一解码数据dd1对第二比特流bs2进行解码。例如，当与块a4对应的第二解码数据dd2被存储在第二存储器231中时，第二处理器232可参考第二解码数据dd2对与块b4对应的第二比特流bs2进行解码。
71.第一处理器222可基于第一参考数据rd1对与当前正被第一处理器222解码的块对应的第一比特流bs1进行解码。第一参考数据rd1可以是第二解码数据dd2之中的通过对比特流bs的与第一参考块对应的部分进行解码而获得的数据，第一参考块被包括在与包括当前正被第一处理器222解码的块的列相同的列中。第一参考块可指用于对比特流bs的与当前正被第一处理器222解码的块对应的部分进行解码的块。
72.第一参考块可被包括在与包括当前正被第一处理器222解码的块的列相同的列中，可被包括在“比包括当前正被第一处理器222解码的块的行更早地被第二处理器232在其中执行解码的行”中，并且可被包括在先前被第二处理器232在其中执行解码的行之中的被第二处理器232最后在其中执行解码的行中。例如，当第一处理器222当前正在解码的块是块e3时，包括在包括块e3的第四列cl4中并且包括在“比第五行r5更早地被第二处理器232执行解码的第二行r2和第四行r4之中的被最后执行解码的第四行r4”中的块d3可以是第一参考块。第一处理器222可基于通过对与块d3对应的比特流进行解码而获得的第一参考数据rd1来对与块e3对应的第一比特流bs1进行解码，并输出第一解码数据dd1。第一解码数据dd1可被存储在第一缓冲器240中并且被存储在第二存储器231中。
73.当不存在当前正被第一处理器222解码的块的参考块时，第一处理器222可在不使用第一参考数据rd1的情况下对与当前正被第一处理器222解码的块对应的第一比特流bs1进行解码。例如，当第一处理器222当前正在解码的块是块a3时，不存在比第一行r1更早地
被第二处理器232执行解码的行，因此，可不存在块a3的第一参考块。第一处理器222可在不使用第一参考数据rd1的情况下对与块a3对应的第一比特流bs1进行解码，并输出第一解码数据dd1。第一解码数据dd1可被存储在第一缓冲器240中，并且可被存储在第二存储器231中。
74.第二处理器232可基于第一解码数据dd1之中的第二参考数据rd2对与当前正被第二处理器232解码的块对应的第二比特流bs2进行解码，第二参考数据rd2通过对比特流bs的与第二参考块对应的部分进行解码被获得，第二参考块被包括在与包括当前正被第二处理器232解码的块的列相同的列中。第二参考块可指用于对比特流bs的与当前正被第二处理器232解码的块对应的部分进行解码的块。
75.第二参考块可被包括在与包括当前正被第二处理器232解码的块的列相同的列中，可被包括在比包括当前正被第二处理器232解码的块的行更早地被第一处理器222在其中执行解码的行中，并且可被包括在先前被第一处理器222在其中执行解码的行之中的被第一处理器222最后执行解码的行中。例如，当第二处理器232当前正在解码的块是块d3时，包括在包括块d3的第四列cl4中并且包括在“比第四行r4更早地被第一处理器222执行解码的第一行r1和第三行r3之中的最后被执行解码的第三行r3”中的块c3可以是第一参考块。第二处理器232可基于通过对与块c3对应的比特流进行解码而获得的第二参考数据rd2对与块d3对应的第二比特流bs2进行解码，并输出第二解码数据dd2。第二解码数据dd2可被存储在第二缓冲器250中并被存储在第一存储器221中。
76.控制器210可控制第一处理器222执行解码的时间点和第二处理器232执行解码的时间点。通过控制器210控制第一处理器222执行解码的时间点和第二处理器232执行解码的时间点，当第一处理器222和第二处理器232执行解码操作时，可将第一参考数据rd1和第二参考数据rd2预先存储在存储器中。由控制器210执行的控制执行解码的时间点的方法参照图4被描述。
77.第一解码器220和第二解码器230可具有相同的性能。例如，第一解码器220和第二解码器230中的每个可支持4k分辨率的120帧每秒(fps)的图像。因为解码装置200包括两个4k 120fps的解码器，所以解码装置200的性能可为8k 60fps。
78.当比特流bs被输入到解码装置200时，第一解码器220和第二解码器230可分别对比特流bs的不同部分执行解码。例如，当将8k 60fps的图像的比特流输入到包括具有8k 60fps性能的解码装置200的tv时，tv可对输入的比特流进行解码以显示图像。通过包括具有相同性能的解码器，解码装置200可具有更高的性能并且可有效地控制解码器。
79.图4是用于描述根据实施例的解码装置的操作时间点的示图。在图4中，根据对与块对应的比特流执行解码时的时间来列出图3中的块。
80.参照图2和图4，控制器210可控制第一处理器222执行解码的时间点和第二处理器232执行解码的时间点。
81.在一个实施例中，控制器210可不同地控制“对与当前正第一处理器222在解码的块对应的第一比特流bs1执行解码的时间点”和“第二处理器232对与被包括在与包括当前正被第一处理器222解码的块的列相同的列中的块对应的第二比特流bs2执行解码的时间点”。被包括在相同列中的块可指被包括在帧(例如，图3的帧300)中的相同列中的块。
82.当第一处理器222当前正在解码的块是块c0时，控制器210可从第六时间点t6开始
控制第一处理器222对与块c0对应的第一比特流bs1执行解码，并且从第一时间点t1至第九时间点t9之中的第三时间点t3开始控制第二处理器232对与包括在包括块c0的列中的块b0对应的第二比特流bs2执行解码。
83.在第一参考数据rd1被存储在第一存储器221中之后，控制器210可控制第一处理器222对与当前正被解码的块对应的第一比特流bs1执行解码。在从对与第一参考块对应的比特流执行解码的时间点起的存储完成时间t之后，控制器210可控制第一处理器222对与当前正被解码的块对应的第一比特流bs1执行解码。该存储完成时间t可指用于对与第一参考块对应的比特流进行解码并将第一参考数据rd1存储在第一存储器221中的足够的时间。存储完成时间t可被预设。
84.当第一处理器222当前正在解码的块是块c0时，控制器210可控制第一处理器222在第六时间点t6之后对块c0执行解码，在第六时间点t6，通过对与块c0的第一参考块(例如，图3中的块b0)对应的比特流进行解码而获得的第一参考数据rd1被存储在第一存储器221中。第一处理器222可基于与块b0对应的第一参考数据rd1，对与块c0对应的第一比特流bs1进行解码。
85.在将第二参考数据rd2存储在第二存储器231中之后，控制器210可控制第二处理器232对与当前正被解码的块对应的第二比特流bs2执行解码。在从对与第二参考块对应的比特流执行解码的时间点起的存储完成时间t之后，控制器210可控制第二处理器232对与当前正被解码的块对应的第二比特流bs2执行解码。该存储完成时间t可指用于对与第二参考块对应的比特流进行解码并将第二参考数据rd2存储在第二存储器231中的足够的时间。存储完成时间t可被预设。
86.当第二处理器232当前正在解码的块是块b0时，控制器210可控制第二处理器232在第六时间点t6之后对块b0执行解码，在第六时间点t6，通过对与块b0的第二参考块(例如，图3中的块a0)对应的比特流进行解码而获得的第二参考数据rd2被存储在第二存储器231中。第二处理器232可基于与块a0对应的第二参考数据rd2，对与块b0对应的第二比特流bs2进行解码。
87.存储完成时间t是指用于将参考数据存储在存储器中的足够的时间。在存储完成时间t期间，可将要被处理器解码的块的参考数据以及当前正被处理器解码的块的参考数据存储在存储器中。处理器可基于存储当前正被解码的块的参考数据的存储器地址来读出参考数据。例如，当第二处理器232当前正在解码的块是块b0时，在从第三时间点t3到第六时间点t6的存储完成时间t期间，通过对分别与块a0、块a1和块a2对应的比特流进行解码而获得的解码数据可被存储在第二存储器231中。第二处理器232可基于对在第二存储器231中存储的解码数据之中的第二参考数据rd2进行存储的存储器地址读出第二参考数据，该第二参考数据rd2通过对与块b0(例如，图3中的块a0)的参考块对应的比特流进行解码而被获得。
88.控制器210可从第一处理器222和第二处理器232中的每个接收当前正被第一处理器222和第二处理器232中的每个解码的块的位置信息，并且基于位置信息，控制第一处理器222执行解码的时间点和第二处理器232执行解码的时间点。位置信息可指代指示帧中的块的位置的数据。当前正被解码的块可指当前正被处理器解码的块，或指随后将被处理器解码的块。
89.基于第一处理器222当前正在解码的块的位置信息，在第一参考数据rd1存储在第一存储器221中之后，控制器210可控制第一处理器222对与当前正被解码的块对应的第一比特流执行解码。当第一处理器222当前正在解码的块是块c1时，基于块c1的位置信息，在第七时间点t7之后，控制器210可控制第一处理器222对与块c1对应的比特流进行解码，在第七时间点t7，通过对与块c1的参考块(例如，图3中的块b1)对应的比特流进行解码而获得的第一参考数据rd1被存储在第一存储器221中。
90.基于第二处理器232当前正在解码的块的位置信息，在第二参考数据rd2存储在第二存储器231中之后，控制器210可控制第二处理器232对与当前正被解码的块对应的第二比特流执行解码。
91.图5是示出根据实施例的解码器的框图。
92.参照图5，解码器500可包括熵解码(entropy decoding)单元510、逆量化单元520、逆变换单元530、预测单元540、运动补偿单元550、帧存储器560、滤波单元570和加法器580。图2的第一解码器220和第二解码器230可各自是图5的解码器500。输入到第一解码器220的比特流bs可以是第一比特流bs1，并且输入到第二解码器230的比特流bs可以是第二比特流bs2。根据实施例，熵解码单元510、逆量化单元520、逆变换单元530、预测单元540、运动补偿单元550、滤波单元570和加法器580可通过单个硬件组件(例如，解码器或处理器)配置。
93.解码器500可接收从编码装置(例如，图1的编码装置111)输出的信号作为比特流bs。可通过熵解码单元510对比特流bs进行解码。熵解码单元510可解析比特流以得出用于解码的信息。熵解码单元510可基于编码方案(诸如，例如指数哥伦布编码(exponential-golomb coding)、上下文自适应可变长度编码(cavlc)或上下文自适应二进制算术编码(cabac))来对比特流中的信息进行解码，并且输出解码的信息(例如，用于解码的元素的值、运动向量mv以及与残差相关的变换系数的量化值)。
94.由熵解码单元510解码的信息之中的作为与预测相关的信息的预测模式pm可被提供给预测单元540。被熵解码单元510执行熵解码的作为残差值的量化变换系数和相关参数信息可被输入到逆量化单元520，并且运动向量mv可被提供给运动补偿单元550。
95.逆量化单元520可对量化的变换系数执行逆量化以输出变换系数。逆量化单元520可将量化的变换系数布置成二维块。逆量化单元520可通过使用作为量化参数的量化步长信息对量化的变换系数执行逆量化并获得变换系数。
96.逆变换单元530可对由逆量化单元520输出的变换系数执行逆变换并获得残差信号。
97.预测单元540可对当前正被解码的块执行预测，并且针对当前正被解码的块生成预测块。预测单元540可基于从熵解码单元510输出的预测模式pm来确定对当前正被解码的块是应用帧内预测还是应用帧间预测，并且可确定帧内预测模式和帧间预测模式。预测模式pm可包括指示帧内预测的模式的信息或帧间预测的模式的信息。
98.帧内预测可参考当前帧中的块来预测当前正被解码的块。根据预测模式，参考块可位于当前正被解码的块的附近或参考块可彼此分开地被定位。在帧内预测中，预测模式可包括多个非定向模式和多个定向模式。预测单元540可通过使用被应用于相邻块的预测模式，来确定被应用于当前正被解码的块的预测模式。
99.帧间预测可基于由参考帧上的运动向量指定的参考块，来得出当前正被解码的块
的预测块。为减少在帧间预测模式中发送的运动信息的量，可基于相邻块与当前正被解码的块之间的相关性以块或子块为单位预测运动信息。运动信息可包括运动向量和参考帧索引。
100.当当前正被解码的块是帧内预测模式时，预测单元540可执行帧内预测，并且当当前正被解码的块是帧间预测模式时，运动补偿单元550可执行运动补偿处理。
101.运动补偿单元550可通过使用运动矢量mv对至少一个参考帧进行运动补偿，来生成预测图像。参考帧可被预重构(pre-reconstructed)并存储在帧存储器560中。
102.加法器580可将从逆变换单元530提供的残差信号与从预测单元540或运动补偿单元550输出的信号相加，以生成当前正被解码的块的重构信号。重构信号可被用于当前帧中的下一块的帧内预测，或可被用于在由滤波单元570滤波之后的下一帧的帧间预测。
103.滤波单元570可对重构信号应用滤波以提高图像质量。滤波单元570可将滤波方案应用于重构信号以生成解码的像素数据。滤波方案可包括例如解块滤波(deblocking filtering)、样本自适应偏移、自适应环路滤波器以及双边滤波器(bilateral filter)。然而，根据实施例，滤波方案不限于此。
104.当对与当前正被解码的块对应的比特流执行解码时，当前正被解码的块的运动向量mv、预测模式pm和解码像素数据dpd可被生成。
105.图6是示出根据实施例的包括多个缓冲器的解码装置的示图。
106.参照图6，解码装置200可包括多个第一缓冲器b11、b12和b13以及多个第二缓冲器b21、b22和b23。尽管图6示出三个第一缓冲器b11、b12和b13以及三个第二缓冲器b21、b22和b23，但第一缓冲器和第二缓冲器的数量不限于此。为了便于解释，先前描述的元件和技术方面的进一步描述被省略。
107.第一缓冲器b11、b12和b13中的每个可基于时钟信号存储第一解码数据dd1并将第一解码数据dd1发送到第二存储器231，并且第二缓冲器b21、b22和b23中的每个可基于时钟信号存储第二解码数据dd2并将第二解码数据dd2发送到第一存储器221。时钟信号可从时序控制器被提供给第一缓冲器b11、b12和b13以及第二缓冲器b21、b22和b23。时序控制器可被包括在解码装置200内部，或可被包括在解码装置200外部。
108.根据实施例，第一缓冲器b11、b12和b13以及第二缓冲器b21、b22和b23在时钟信号的上升沿进行操作。在时钟信号的第一时间点(例如，图4中的t1)，可将与被第一处理器222解码的块a0对应的第一解码数据dd1存储在第一缓冲器b11中。在第二时间点(例如，图4中的t2)，可将与块a0对应的第一解码数据dd1存储在第一缓冲器b12中，并且可将与块a1对应的第一解码数据dd1存储在第一缓冲器b11中。在第三时间点(例如，图4中的t3)，可将与块a0对应的第一解码数据dd1存储在第一缓冲器b13中，可将与块a1对应的第一解码数据dd1存储在第一缓冲器b12中，并且可将与块a2对应的第一解码数据dd1存储在第一缓冲器b11中。在第四时间点(例如，图4中的t4)，可将与块a3对应的第一解码数据dd1存储在第一缓冲器b11中，可将与块a2对应的第一解码数据dd1存储在第一缓冲器b12中，可将与块a1对应的第一解码数据dd1存储在第一缓冲器b13中，并且可将与块a0对应的第一解码数据dd1存储在第二存储器231中。
109.当第一解码数据dd1被直接存储在第二存储器231中时，第一解码数据dd1可不会在一个时钟内被完全存储在第二存储器231中，并且可发生数据路径拥塞。根据发明构思的
实施例的解码装置200可通过第一缓冲器b11、b12和b13将第一解码数据dd1存储在第二存储器231中，从而减少数据路径拥塞的发生。第二缓冲器b21、b22和b23可以以与第一缓冲器b11、b12和b13类似的方式进行操作。
110.图7是示出根据实施例的包括多个解码器的解码装置的框图。
111.参照图7，解码装置700可包括多个解码器。解码装置700可包括n个解码器。在下文中，为了便于解释，先前描述的元件和技术方面的进一步描述被省略。
112.每个解码器可包括对比特流执行解码并输出解码数据的处理器以及存储解码数据的存储器。第一解码器d1可包括第一处理器p1和第一存储器m1，第二解码器d2可包括第二处理器p2和第二存储器m2，第三解码器d3可包括第三处理器p3和第三存储器m3，并且第n解码器dn可包括第n处理器pn和第n存储器mn，其中n是大于或等于3的自然数。
113.包括在第k-1解码器(其中k是从2至n的整数)中的第k-1处理器可控制第k存储器将从第k-1解码器输出的第k-1解码数据存储在包括在第k解码器中的第k存储器中。例如，第一处理器p1可将第一解码数据dd1存储在第二存储器m2中。第二处理器p2可将第二解码数据dd2存储在第三存储器m3中。第三处理器p3可将第三解码数据dd3存储在第四存储器中。第n-1处理器可将第n-1解码数据存储在第n存储器mn中。
114.解码装置700可包括分别与n个解码器对应的n个缓冲器。第一缓冲器b1可与第一解码器d1对应，第二缓冲器b2可与第二解码器d2对应，并且第n缓冲器bn可与第n解码器dn对应。
115.与第k-1解码器对应的第k-1缓冲器可将第k-1解码数据发送到第k存储器，其中k为大于或等于2并且小于或等于n的整数。例如，第一缓冲器b1可将第一解码数据dd1发送到第二存储器m2，第二缓冲器b2可将第二解码数据dd2发送到第三存储器m3，并且第n-1缓冲器bn-1可将第n-1解码数据发送到第n存储器mn。
116.控制器710可根据行对与帧(例如，图3的帧300)的行中包括的块对应的比特流进行分类。当解码装置700包括三个解码器时，控制器710可将与编号为一以及一加三的倍数的行中包括的块对应的比特流分类为第一比特流bs1，将与编号为二以及二加三的倍数的行中包括的块对应的比特流分类为第二比特流bs2，并且将与编号为三的倍数的行中包括的块对应的比特流分类为第三比特流bs3。
117.第k-1处理器和第k处理器可对比特流bs的与包括在帧的相同列中的帧的行之中的不同行中的块对应的部分执行解码。例如，当解码装置700包括三个解码器并且帧包括9行时，第一解码器d1可对比特流bs的与包括在第一行、第四行和第七行中的块对应的部分执行解码，第二解码器d2可对比特流bs的与包括在第二行、第五行和第八行中的块对应的部分执行解码，并且第三解码器d3可对比特流bs的与包括在第三行、第六行和第九行中的块对应的部分执行解码。
118.包括在第n解码器dn中的第n处理器pn可控制第一存储器m1将从第n解码器dn输出的第n解码数据ddn存储在包括在第一解码器d1中的第一存储器m1中。例如，当n是3时，第三处理器p3可将第三解码数据dd3存储在第一存储器m1中。
119.与第n解码器dn对应的第n缓冲器bn可将第n解码数据ddn发送到第一存储器m1。例如，当n是3时，第三缓冲器b3可将第三解码数据dd3发送到第一存储器m1。
120.第k处理器可读出第k-1解码数据之中的通过对比特流bs的与第k参考块对应的部
分进行解码而获得的第k参考数据，并且基于第k参考数据，对比特流bs的与当前正被第k处理器解码的块对应的部分进行解码，第k参考块被包括在与包括当前正在被第k处理器解码的块的列相同的列中。
121.第一处理器p1可在第n解码数据ddn之中读出通过对比特流bs的与第一参考块对应的部分进行解码而获得的第一参考数据rd1，第一参考块被包括在与包括当前正被第一处理器p1解码的块的列相同的列中。
122.第一处理器p1可基于第一参考数据rd1对比特流bs的与当前正被第一处理器222解码的块对应的部分进行解码。例如，当n是3时，第二处理器p2可读出第二参考数据rd2，并且基于第二参考数据rd2对比特流bs的与当前正被第二处理器p2解码的块对应的部分进行解码。第三处理器p3可读出第三参考数据rd3，并且基于第三参考数据rd3，对比特流bs的与当前正在被第三处理器p3解码的块对应的部分进行解码，并且第一处理器p1可读出第一参考数据rd1，并且基于第一参考数据rd1，对比特流bs的与当前正在被第一处理器p1解码的块对应的部分进行解码。
123.控制器710可不同地控制第k-1处理器对比特流bs的与当前正被解码的块对应的部分执行解码的时间点和第k处理器对比特流bs的与被包括在“与包括当前正被第k-1处理器解码的块的列相同的列”中的块对应的部分执行解码的时间点。参照图3和图7，控制器710可不同地控制第一处理器p1对比特流bs的与当前正被解码的块a0对应的部分执行解码的时间点和第二处理器p2对比特流bs的与块b0对应的部分执行解码的时间点。第二处理器p2对比特流bs的与当前正被解码的块b0对应的部分执行解码的时间点和第三处理器p3对比特流bs的与块c0对应的部分执行解码的时间点可被不同地控制。
124.控制器710可不同地控制第n处理器pn对与当前正被解码的块对应的比特流执行解码的时间点和第一处理器p1对与被包括在“与包括当前正被第n处理器pn解码的块的列相同的列”中的第k-1参考块对应的比特流执行解码的时间点。例如，当解码装置700包括三个解码器时，控制器710可不同地控制第三处理器p3对与当前正被解码的块c0对应的比特流执行解码的时间点和第一处理器p1对与块a0对应的比特流执行解码的时间点。
125.图8是示出根据实施例的解码装置的操作方法的流程图。例如，参照图8描述解码装置中包括的多个解码器之中的第一解码器的操作方法。
126.在操作s810中，第一解码器接收比特流。输入到第一解码器的比特流可以是由控制器分类的比特流。
127.在操作s820中，第一解码器确定参考数据是否被存储在第一存储器中。当参考数据被存储在第一存储器中时(操作s820，是)，第一解码器执行操作s830。当参考数据未被存储在第一存储器中时(操作s820，否)，第一解码器执行操作s820。第一解码器可包括第一存储器和第一处理器，并且第一处理器可使用参考数据来对输入到第一处理器的比特流进行解码。
128.在操作s830中，第一解码器基于参考数据对与当前正被解码的块对应的比特流执行解码。当参考数据被存储在第一存储器中时，第一解码器可基于参考数据基于从控制器输出的用于控制第一解码器的解码时间点的控制信号，对与当前正被解码的块对应的比特流执行解码。第一解码器可对与当前正被解码的块对应的比特流执行解码，并且可输出解码数据。
129.在操作s840中，第一解码器将解码数据存储在与第一存储器对应的缓冲器中。例如，第一解码器可将解码数据存储在与第一存储器对应的第一缓冲器中。
130.在操作s850中，第一解码器控制第二存储器存储解码数据。通过将解码数据存储在第二存储器中，当包括第二存储器的第二解码器执行解码操作时，解码数据可被使用。此外，通过对经由缓冲器存储在第二存储器中的数据进行解码，数据路径拥塞可被防止发生或可被减少。
131.图9是示出根据实施例的包括解码装置的显示装置的框图。
132.参照图9，显示装置900可包括主控制器992、通信器910、存储装置920、显示面板930、信号接收器940、信号处理器950、解码装置960、用户输入接收器970、音频输出980、接口990和存储器装置991。图2的解码装置200可与图9的解码装置960对应。在一个实施例中，显示装置900可以是数字tv。
133.主控制器992可控制显示装置900的整体操作。主控制器992可包括例如用于操作显示装置900的中央处理器(cpu)、只读存储器(rom)和随机存取存储器(ram)。rom可存储用于例如引导系统的指令集。当输入接通命令以供电时，cpu根据存储在rom中的指令将存储在存储装置920中的操作系统(os)复制到ram，并执行os以引导系统。当引导完成时，cpu可执行复制到ram的应用程序以执行各种操作。
134.通信器910可通过网络执行通信。通信器910可通过使用分配给显示装置900的网络地址来执行与连接到网络的各种外部装置的通信。
135.通信器910可通过使用各种通信方法来执行网络通信。例如，通信器910可通过使用各种通信方法(诸如，有线/无线局域网(lan)、wi-fi、广域网(wan)、以太网、蓝牙、zigbee、通用串行总线(usb)和ieee1394)来执行网络通信。通信器910可包括用于根据每种通信方法执行网络通信的各种通信模块。例如，当通过使用有线lan方法执行通信时，通信器910可包括有线lan卡，并且当通过使用wi-fi方法执行通信时，通信器910可包括wi-fi通信芯片。
136.由解码装置960输出的解码的像素数据可被存储在存储装置920或存储器装置991中。从通信器910接收的比特流可被顺序地存储在存储装置920或存储器装置991中。
137.存储装置920可存储数据和操作系统以驱动和控制显示装置900。存储装置920可存储可由显示装置900执行的基本程序。基本程序可以是用于提供显示装置900的基本功能的应用程序。存储装置920可被实现为存储介质(诸如，例如非易失性存储器(例如，闪存)、电可擦除rom(eerom)或硬盘)。
138.存储器装置991可存储由主控制器992处理或执行的程序和/或数据以及由解码装置960输出的解码像素数据。存储器装置991可以是易失性存储器装置(诸如，例如dram、sdram、双数据速率sdram(ddr sdram)、低功率ddr sdram(lpddr sdram)、图形ddr sdram(gddrsdram)、ddr2sdram、ddr3sdram、ddr4sdram、ddr5sdram、宽输入/输出(i/o)dram、高带宽存储器(hbm)以及混合存储器立方体(hmc))中的一种。
139.显示面板930可基于由解码装置960解码的像素数据显示图像。例如，显示面板930可基于被存储在存储器装置991或存储装置920中的解码的像素数据来显示图像。显示面板930可被实现为例如lcd、oled或等离子体显示面板(pdp)。
140.信号接收器940可接收广播内容(或广播信号)。广播内容可包括例如图像、音频和
附加数据(例如，电子节目指南(epg))，并且信号接收器940可从各种源(诸如，例如地面广播、有线广播、卫星广播和互联网广播)接收广播内容。例如，信号接收器940可接收通过对广播内容进行编码而获得的视频流。
141.信号处理器950可对通过信号接收器940接收的内容执行信号处理。信号处理器950可执行信号处理(诸如，对构成内容的音频进行解码)，以可从音频输出980输出的形式执行信号处理。
142.解码装置960可被实现为单个芯片或可被实现为连接到显示装置900以在显示装置900外部进行操作的装置。解码装置960可以以各种形式被实现。
143.用户输入接收器970可接收各种用户命令的输入。主控制器992可执行与从用户输入接收器970输入的用户命令对应的功能。例如，用户输入接收器970可接收用于接通显示装置900的电源的用户命令的输入、用于显示菜单的用户命令的输入及用于改变频道及调整音量的用户命令的输入。
144.音频输出980可将从信号处理器950输出的音频信号转换为声音以通过扬声器输出声音或将声音输出到通过外部输出端子连接的外部装置。
145.接口990可将各种装置连接到显示装置900。接口990可将预存储在显示装置900中的内容发送到其他装置或可从其他装置接收内容。接口990可包括例如高清多媒体接口(hdmi)输入端子、分量输入端子、pc输入端子或usb输入端子。
146.在比较实例中，可在多核方案中仅解码具有支持多核解码装置的结构的压缩流。相反，本发明构思的实施例提供了一种基于多核的解码装置，其对可通过各种压缩方案被压缩的视频流以及可通过特定压缩方案被压缩的视频流进行解码。
147.如在本发明构思领域中传统的那样，根据功能块、单元和/或模块在附图中描述和示出了实施例。本领域技术人员将理解，这些块、单元和/或模块由电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等)物理地被实现，电子(或光学)电路可使用基于半导体的制造技术或其他制造技术被形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可使用软件(例如，微代码)被编程以执行在此讨论的各种功能，并且可以可选地由固件和/或软件驱动。可选地，每个块、单元和/或模块可被专用硬件实现，或被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路)的组合。
148.虽然已经参照发明构思的实施例具体地示出和描述了发明构思，但是将理解，在不脱离所附权利要求限定的发明构思的精神和范围的情况下，可在形式和细节上进行各种改变。