用于输入/输出映射的设备、系统和方法与流程

1.本公开针对于用于输入/输出映射的设备、系统和方法。


背景技术：

2.半导体存储器在许多电子系统中用于存储稍后可检索的数据。信息可作为物理信号存储在存储器的个别存储器单元上(例如，电容性元件上的电荷)。存储器单元可布置成行(例如，字线)和列(例如，位线)的存储器阵列。存储器阵列可进一步组织成库群组、库、平面等。
3.例如存储器控制器的外部装置可将数据与写入命令一起提供给半导体存储器以将数据存储于存储器阵列中。数据可串行提供给一或多个外部数据端子(dq端子)。数据被半导体存储器解串行化(例如，并行化)并且提供给存储器阵列以用于存储于存储器单元中。为了检索数据，外部装置可将读取命令提供给半导体存储器。作为响应，半导体装置可并行地从存储器阵列检索数据。半导体存储器可将数据串行化并且将数据经由dq端子提供给外部装置。
4.数据在存储器阵列中的方位可由存储器地址指示，所述存储器地址可指示存储器单元中存储有数据的库和行。取决于存储器阵列的组织，所述地址可进一步指示存储器阵列的库或其它部分的子部分。可通过外部装置将存储器地址与读取和写入命令一起提供给半导体存储器。
5.在存储器地址可指示数据将存储于存储器阵列中的位置时，数据可以预先确定的格式从dq端子提供给存储器阵列中的方位或从存储器阵列中的方位提供给dq端子，这被称为dq映射。dq映射可提供存储器阵列的存储器单元和dq端子之间的关系。举例来说，dq映射可指示来自哪些存储器单元的数据以什么次序提供给哪些dq端子。dq映射还可以指示在不同时间接收到的来自哪些dq端子的数据提供给存储器阵列的哪些存储器单元。dq映射可基于一或多个因素，例如dq端子的、突发长度和存储器阵列的组织。


技术实现要素：

6.在一个方面中，本公开针对于一种设备，其包括：多个数据端子；存储器库，其包括多个存储器单元；和多个电路，其包括第一多个电路和第二多个电路，其中所述第一多个电路被配置成实施所述存储器库与所述多个数据端子之间的第一映射，且所述第二多个电路被配置成实施所述存储器库与所述多个数据端子之间的第二映射，其中所述第一映射指示所述存储器库的所述多个存储器单元与所述多个数据端子之间的第一关系，且所述第二映射指示所述存储器库的所述多个存储器单元与所述多个数据端子之间的不同于所述第一关系的第二关系。
7.在另一方面中，本公开针对于一种系统，其包括：存储器控制器，其包括第一多个数据端子；和存储器装置，其包括：第二多个数据端子，其中所述第二多个数据端子的至少一部分耦合到所述第一多个数据端子；存储器库，其包括多个存储器单元；和多个电路，其
被配置成实施第一映射或第二映射中的一个，其中所述第一映射指示所述存储器库的所述多个存储器单元与所述第二多个数据端子的耦合到所述第一多个数据端子的所述部分之间的第一关系，且所述第二映射指示所述存储器库的所述多个存储器单元与所述第二多个数据端子的耦合到所述第一多个数据端子的所述部分之间的不同于所述第一关系的第二关系。
8.在另一方面中，本公开针对于一种方法，其包括：在命令地址端子处接收命令；响应于所述命令，激活或解除激活至少一个电路来实施多个映射中的一个，其中所述多个映射中的个别映射指示多个存储器单元与多个数据端子的至少一部分之间的关系，其中所述多个映射中的至少两个指示针对所述多个数据端子的相同部分的关系；和根据所述多个映射中的所述经实施映射，将数据从所述存储器单元提供到所述多个数据端子的至少所述部分。
附图说明
9.图1是根据本公开的至少一个实施例的系统的框图。
10.图2是根据本公开的至少一个实施例的设备的框图。
11.图3是用于四个dq端子的输入-输出宽度的dq映射的实例。
12.图4是用于八个dq端子的输入-输出宽度的dq映射的实例。
13.图5是用于八个dq端子的输入-输出宽度的dq映射的实例。
14.图6是半导体装置的一部分的框图。
15.图7是根据本公开的至少一个实施例的半导体装置的一部分的框图。
16.图8是根据本公开的至少一个实施例的方法的流程图。
具体实施方式
17.公开用于支持存储器装置中的多个dq映射的设备和方法，包含电路、dq映射和存储器阵列布局。可针对不同数据输入-输出(i/o)宽度(例如，利用的dq端子的数目)提供不同dq映射。在一些实施例中，可支持用于相同数据i/o宽度(例如，相同的作用中dq端子数目)的多个dq映射。在一些实施例中，用于相同i/o宽度的不同dq映射可提供至少一些彼此不同的特征。在一些实施例中，支持用于不同i/o宽度的dq映射的电路系统可用于至少部分地支持用于相同i/o宽度的多个dq映射中的一或多个。
18.图1是根据本公开的至少一个实施例的实例系统的框图。系统100包含存储器控制器(例如存储器控制器101(a)、101(b)或101(c))和存储器装置110。在一些实例中，存储器装置110可为动态随机存取存储器(dram)装置。在一些实例中，存储器装置110可为双倍数据速率(ddr)dram装置。在一些实例中存储器装置110可包含一或多个单独存储器装置、嵌入式存储器等。在一些实例中，存储器装置110可包含在存储器模块中。在一些实例中，存储器控制器中的一或多个可包含在同一封装中，并且表示芯片上系统。其它实例可在不同布置中实施系统100，但仍保持在本公开的范围内。存储器控制器101(a)-101(c)可产生多种i/o宽度。举例来说，存储器控制器101(a)具有i/o宽度四(x4)。也就是说，其具有用于提供和接收数据的四个dq端子dq0-3。相比之下，存储器控制器101(b)和101(c)具有用于提供和接收数据的八个dq端子dq0-7(x8)。存储器控制器101(a)-101(c)中的一个可经由存储器控
制器101(a)-101(c)上的dq端子和存储器装置110的对应dq端子将数据提供到存储器装置110以及从存储器装置110接收数据。可通过导电路径耦合存储器控制器101(a)-101(c)和存储器装置110的dq端子，所述导电路径可统称为如由箭头112所指示的数据总线。
19.虽然在一些应用中，存储器装置110可具体设计为与特定存储器控制器一起使用，但存储器装置110可被设计成支持与如图1中所指示的不同存储器控制器的操作。在图1所示的实例中，存储器装置110包含八个dq端子dq0-7。存储器装置110可支持与仅包含四个dq端子的存储器控制器(例如存储器控制器101(a))的操作，以及与包含八个dq端子的存储器控制器101(b)和101(c)的操作。在一些应用中，存储器装置110可包含两个dq映射，一个dq映射利用dq端子的子集，例如四个dq端子(例如，i/o宽度x4)，且一个dq映射利用所有dq端子，例如八个dq端子(例如，i/o宽度x8)。存储器控制器的dq端子的数目仅作为实例提供，且在其它实例中，存储器控制器可具有更多或更少dq端子(例如，两个、十六个、三十二个)。
20.随着系统和其应用程序变得更加不同，存储器控制器可具有不同的其它特性，或包含存储器控制器和存储器装置的系统可具有不同要求。举例来说，存储器控制器101(c)可包含在系统中或执行与存储器控制器101(b)相比对错误更敏感的操作。在另一实例中，存储器控制器101(b)可包含在系统中或执行需要更快速数据传送的操作。根据本公开的实施例，例如存储器装置110的存储器装置可支持用于相同i/o宽度(例如，相同/相等dq端子数目)的多个dq映射。在一些实例中，多个dq映射可适应不同的存储器控制器特性和/或系统需求。这可允许单个存储器装置支持更广范围的产品。
21.如本文中所公开，在一些实施例中，存储器装置可支持用于不同i/o宽度的一或多个dq映射。返回到图1中的实例，存储器装置110可包含用于i/o宽度x4的dq映射以及用于i/o宽度x8的两个或更多个dq映射，以便支持与所有存储器控制器101(a)-101(c)的操作。在一些实施例中，用于i/o宽度x4的电路系统可用于支持用于i/o宽度x8的dq映射中的一或多个。在一些应用中，这可减少为支持额外dq映射而添加的组件数目。
22.图2是根据本公开的至少一个实施例的设备的框图。所述设备可以是半导体装置200，且将如此提及。半导体装置200可包含但不限于dram装置。在本公开的一些实施例中，半导体装置200可集成到单个半导体芯片中。在一些实施例中，半导体装置200可包含在图1的存储器装置110中。
23.半导体装置200包含存储器阵列250。存储器阵列250示出为包含多个存储器库。在图2的实施例中，存储器阵列250示出为包含十六个存储器库库0-库15，然而，在其它实例中，存储器阵列250可具有更多或更少存储器库(例如，4、8、32)。在一些实例中，存储器库可组织成库群组bg。举例来说，存储器库库0-15可组织成四个库群组bg0-3，其中每个库群组包含四个库。在另一实例中，存储器库库0-15可组织成八个库群组，其中每个库群组包含两个库。在又另一实例中，存储器库库0-15可组织成两个库群组，其中每个库群组包含八个库。还可使用其它分组。在一些实施例中，图2中未展示，每一存储器库库0-15可组织成一或多个平面(有时被称为存储器片块)。举例来说，每一存储器库库0-15可包含十六个平面。
24.每一存储器库包含多个字线wl、多个位线bl和/bl，以及布置在所述多个字线wl和所述多个位线bl和/bl的相交处的多个存储器单元mc。通过行解码器240执行字线wl的选择并且通过列解码器245执行位线bl和/bl的选择。在图2的实施例中，行解码器240包含用于每一存储器库的相应行解码器，且列解码器245包含用于每一存储器库的相应列解码器。位
线bl和/bl耦合到相应感测放大器(samp)。来自位线bl或/bl的读取数据被感测放大器samp放大，并且在互补本地数据线(liot/b)、传送门(tg)和互补主数据线(miot/b)上传送到错误校正和数据总线转位控制(ecc/dbi)电路255。相反地，从ecc/dbi电路255输出的写入数据在互补主数据线miot/b、传送门tg和互补本地数据线liot/b上传送到感测放大器samp，并且写入于耦合到位线bl或/bl的存储器单元mc中。
25.虽然行解码器240、列解码器245和其它组件在图2中示出为处于存储器阵列250外部，但半导体装置200可具有不同布置。举例来说，行解码器240的全部或一部分可安置于存储器库库0-15的平面群组之间。
26.ecc/dbi电路255可执行错误校正编码和解码。举例来说，ecc/dbi电路255可接收与读取数据相关联的ecc数据(例如，一或多个奇偶校验位)并且执行错误校正操作以视需要校正读取数据，并且将ecc数据与读取数据一起提供给外部装置，例如存储器控制器(例如，存储器控制器101(a)-101(c))。类似地，ecc/dbi电路255可接收与写入数据相关联的ecc数据并且执行错误校正操作以视需要校正写入数据，并将待存储ecc数据与写入数据一起提供给存储器阵列250。ecc/dbi电路255还可以执行dbi操作以产生dbi信息。dbi信息可用于编码和/或解码读取和/或写入信息以减少dq端子处的电压转变。这在一些应用中可减少数据传送期间的电力消耗。在一些应用中，通过ecc/dbi电路255执行的ecc和/或dbi操作可为任选的。虽然在图2中示出为单个组件，但在一些实施例中，ecc/dbi电路255可包含多个电路。在一些实施例中，用于提供ecc数据的电路可与用于提供dbi信息的电路分开。
27.半导体装置200可采用多个外部端子，包含命令和地址和片选(ca/cs)端子，其耦合到命令和地址总线以接收命令和地址以及cs信号。外部端子可另外包含时钟端子，其接收时钟ck_t和ck_c，以及数据时钟wck_t和wck_c，并且提供存取数据时钟rdqs_t和rdqs_c；数据端子dq；数据掩蔽端子dm和数据总线转位端子dbi；以及供电端子，其接收供电电势vdd、vss、vddq和vssq。
28.为时钟端子供应外部时钟ck_t和ck_c以提供给输入缓冲器220。外部时钟可为互补的。输入缓冲器220基于ck_t和ck_c时钟产生内部时钟iclk。iclk时钟提供给命令解码器215并提供给内部时钟产生器222。内部时钟产生器222基于iclk时钟提供各种内部时钟lclk。lclk时钟可用于各种内部电路的定时操作。还将数据时钟wck_t和wck_c提供到外部时钟端子。将wck_t和wck_c时钟提供到数据时钟电路275，所述数据时钟电路基于wck_t和wck_c时钟产生内部数据时钟。内部数据时钟提供给输入/输出电路260以将包含在输入/输出电路260中的电路的操作定时，进而将写入数据的接收定时。
29.ca/cs端子可供应有存储器地址。经由命令/地址输入电路205将供应给ca/cs端子的存储器地址传送到地址解码器212。地址解码器212接收地址并将经解码行地址xadd供应给行解码器240且将经解码列地址yadd供应给列解码器245。可为ca/cs端子供应命令。命令的实例包含用于用于存取存储器的存取命令(例如用于执行读取操作的读取命令和用于执行写入操作的写入命令)、用于执行模式寄存器写入和读取操作的模式寄存器写入和读取命令，以及其它命令和操作。
30.命令可作为内部命令信号经由命令/地址输入电路205提供到命令解码器215。命令解码器215包含用以解码内部命令信号以产生用于执行操作的各种内部信号和命令的电路。举例来说，命令解码器215可提供行命令信号act以选择字线并且提供列命令信号r/w以
选择位线。
31.向供电端子供应供电电势vdd和vss。将供电电势vdd和vss供应到内部电压产生器电路270。内部电压产生器电路270基于供应到供电端子的供电电势vdd和vss产生各种内部电势vpp、vod、vary、vperi等。内部电势vpp主要用于行解码器240中，内部电势vod和vary主要用于包含在存储器阵列250中的感测放大器samp中，且内部电势vperi用于多个其它外围电路块中。
32.还向供电端子供应供电电势vddq和vssq。供电电势vddq和vssq供应给输入/输出电路260。在本公开的一些实施例中，供应给供电端子的供电电势vddq和vssq可为与供应给供电端子的供电电势vdd和vss相同的电势。在本公开的另一实施例中，供应给供电端子的供电电势vddq和vssq可为与供应给供电端子的供电电势vdd和vss不同的电势。供应给供电端子的供电电势vddq和vssq用于输入/输出电路260，以使得输入/输出电路260产生的电源噪声不传播到其它电路块。
33.当接收到激活命令和行地址，随后接收到读取命令和列地址时，从存储器阵列250中对应于所述行地址和列地址的存储器单元读取读取数据和对应ecc数据。通过命令解码器215接收读取命令，所述命令解码器215提供内部命令以使得将读取数据和对应ecc数据从存储器阵列250提供到ecc/dbi电路255。ecc/dbi电路255执行ecc解码以产生经校正读取数据和经校正的对应ecc数据。举例来说，如果读取数据包含错误，如通过ecc控制电路255基于对应ecc数据确定的错误，那么校正所述读取数据。ecc/dbi电路255可进一步执行dbi操作以提供与读取数据和对应ecc数据相关联的dbi信息。根据dq映射(图2中未展示)将读取数据、相关联的ecc数据和dbi信息提供给输入/输出电路260并且输出到数据端子dq。在一些实例中，可选择dq映射。
34.当接收到激活命令和行地址，随后接收到写入命令和列地址时，将供应给数据端子dq的写入数据和对应ecc数据写入到存储器阵列250中对应于所述行地址和列地址的存储器单元。也可经由dbi端子向dbi信息提供写入数据和对应ecc数据。可将数据掩码提供到数据掩蔽端子dm以在写入到存储器时掩蔽数据的部分。写入命令由命令解码器215接收，所述命令解码器215提供内部命令以使得写入数据由输入/输出电路260中的输入接收器接收。写入数据、对应ecc数据和dbi信息根据dq映射从数据端子dq经由输入/输出电路260供应到ecc/dbi电路255，并且通过ecc/dbi电路255供应到存储器阵列250以写入到存储器单元mc中。在一些实例中，可选择dq映射。
35.读取和写入可结合一或多个时钟信号数据(以及在一些实施例中，经由dq端子和/或dbi端子提供ecc数据和/或dbi信息)，例如数据时钟wck_t和wck_c提供给dq端子，并且提供存取数据时钟rdqs_t和rdqs_c。通常，每个dq端子提供或接收用于每个读取或写入操作的位序列。所述序列中的位数可被称为突发长度。在对应dq端子处在适当时钟信号的时钟循环的至少一部分内提供位序列中的每一位，并且接着将所述序列中的下一个位提供给dq端子。何时相对于时钟信号(例如，上升沿和/或下降沿)发生位转变以及在多长时间内在对应dq端子上提供每一位可至少部分地基于半导体装置200的结构、行业标准(例如，jedec)和/或半导体装置200的操作模式。不考虑时钟频率或其它操作设置，每一位存在于dq端子上的时间长度被称为单位时间间隔(ui)。因此，8位突发长度可采用8个ui将所有位提供给dq端子以用于读取或写入操作。
36.当位序列在写入操作期间提供给dq端子时，io电路260可将所述序列解串行化以供ecc/dbi电路255进一步处理(例如，错误校正和dbi操作)并且写入到存储器阵列250。可根据dq映射将所述位序列解串行化并在存储器阵列250中提供所述位序列，所述dq映射定义存储器阵列250的存储器单元和dq端子之间的关系。dq映射可指示每个dq端子的位序列中的每一位将存储在存储器阵列250中何处(例如，存储器阵列250的哪个存储器单元将存储从dq端子接收的哪个位)。所述位存储在何处至少部分地基于在哪个dq端子处接收到所述位以及何时接收到位序列中的位。
37.类似地，当在读取操作期间将位提供给dq端子时，所述位可从存储器阵列250并行提供到ecc/dbi 255以用于处理，并且接着提供到io电路260。io电路260可根据dq映射将位串行化。所述dq映射可指示每一位将提供给哪个dq端子以及位序列中的每一位将在何时提供给dq端子(例如，哪个存储器单元将提供提供给dq端子的哪个位)。
38.如参考图1所提及，半导体装置200可包含多个dq映射。如本文中所公开，可针对不同io宽度(例如，用以接收和提供数据的不同dq端子数目)和/或针对不同操作特性来选择dq映射。半导体装置200可包含实施所述多个dq映射的一或多个组件(例如，信号线、读取/写入驱动器、逻辑电路)。在一些实施例中，所述组件中的至少一些可包含在io电路260中。在一些实施例中，取决于dq映射的特性，额外组件可包含在其它电路(例如ecc/dbi电路255)中。共同地，用于实施一或多个dq映射的组件可被称为电路和/或电路系统。可以多种方式选择dq映射。举例来说，一或多个熔断器、反熔断器和/或开关可用于激活或解除激活一或多个组件以实施所要dq映射。在一些实施例中，半导体装置200的制造者可设置熔断器、反熔断器和/或开关的状态。在一些实施例中，外部装置(例如存储器控制器)可发出设置熔断器、反熔断器和/或开关的状态的命令。在另一实例中，可至少部分地基于写入到模式寄存器230的值来选择dq映射。可通过发出模式寄存器写入命令的存储器控制器来写入所述值。
39.图3是用于四个dq端子的输入-输出宽度的dq映射的实例。dq映射300表示用于一个存储器库(例如，图2中的库0-15)dq映射。每个存储器库可具有相同dq映射。每一行是存储器库的平面302平面0-15。在一些实施例中，每一平面可包含存储器库的一或多个字线。在图3所示的实例中，存储器库分成两个侧面p侧面304和q侧面306，其中p侧面304包含平面0-7且q侧面306包含平面8-15。两个侧面p侧面304和q侧面306可通过外围区312分隔开。外围区312可包含存储器装置(例如，半导体装置200)的一或多个组件，例如中心全局行解码器(例如，行解码器240)、字线(相位/fx)驱动器，以及安置于两个侧面之间的感测放大器控制器。每一侧面p、q进一步细分成上半部j和下半部k。k半部的平面302由方框308(平面4-7)和310(平面12-15)指示。包含多个位的行地址(ra)可指示在存取操作(例如，读取或写入)期间激活库的哪个部分。在示出的实例中，当行地址(ra16)的位16是0，且行地址(ra17)的位17是1时，存取库的p侧面的k半部。然而，在其它实例中，其它存储器库可具有不同架构和/或不同地址配置，且本公开不限于本文中所公开的dq映射中示出的特定库架构和地址配置。
40.在示出的实例中，每一平面302可在存取操作期间提供或接收八个位。dq映射300指示在读取数据突发期间如何将来自每一平面302的位提供给dq端子以及在写入数据突发期间如何将来自dq端子的位存储于存储器平面302中。ca指示dq端子处的数据突发的单位
时间间隔(ui)。在示出的实例中，数据突发是八个ui(ca0-c7)。举例来说，当针对写入操作存取库的p侧面的k半部时，在ca0和ca1期间从端子dq0-3接收的位可存储于平面7中。类似地，继续此实例，在读取操作期间，可在突发的ca0和ca1期间从平面7提供位以作为提供在dq0-3上的位。
41.应注意，与在数据突发内从存储器平面302提供或接收数据相关联的ui的数目不一定对应于与dq端子上的数据突发的突发长度相关联的ui的数目。数据并行地提供给存储器平面302和从存储器平面302并行地提供，而在dq端子上提供和接收到的数据是串行的。因此，举例来说，虽然可采用一个或两个ui(例如，并行地)写入或读取来自存储器平面302的位，但可采用用于存储器控制器的八个ui在dq端子上(例如，串行地)接收或提供数据。此外，从存储器平面302提供的位可在提供给dq端子之前经历缓冲和串行化。类似地，从dq端子提供的位可在提供给存储器平面302之前经历缓冲和解串行化。
42.图4是用于八个dq端子的输入-输出宽度的dq映射的实例。dq映射400表示用于一个存储器库(例如，图2中的库0-7)的dq映射。存储器的每个库可具有相同dq映射。与dq映射400对应的库的架构和地址配置可与对应于dq映射300的库相同。
43.类似于dq映射300，dq映射400指示在数据突发的什么ui(ca)处在哪些dq引脚处接收到的哪些位存储于存储器库的哪个存储器平面402中。然而，相比于dq映射300，由于每一存储器平面402存储八个位并且利用八个dq端子，因此每一存储器平面402根据dq映射400存储仅与数据突发的单个ca而非两个ca相关联的位。此外，可在ca期间为整个侧面p侧面404或q侧面406提供位，而非仅为半部j、k 410提供位。
44.可通过同一存储器装置(例如半导体装置200)支持dq映射300和dq映射400两者。dq映射300、400可允许半导体装置与具有i/o宽度四和i/o宽度八的外部装置操作。
45.具有同一i/o宽度(例如，x8)的一些存储器控制器和/或系统可具有需要用于相同i/o宽度的不同dq映射的不同特性。举例来说，一些系统可为“关键的”并且对错误校正的要求增加。在一些情况下，dq映射400可不足以满足这些错误要求并且可使用不同的dq映射。
46.通常可通过ecc操作来校正归因于在读取、写入和/或发射期间的干扰引起的偶发性缺陷位或孤立的存储器单元缺陷，这是因为这些错误通常仅影响与相同ecc信息(例如，奇偶校验位、码字)相关联的位中的一个位或仅数个位。然而，缺陷位也可由对存储器阵列的一部分的物理损坏引起，所述物理损坏可影响整个字线或彼此物理邻近的字线群组。如果位群组存储于存储器中的同一邻近的物理方位(例如，同一字线、相邻字线、同一平面)中，且那个物理方位受损，那么有可能大部分或全部位均具有错误。如果那些位全都与同一ecc数据相关联，那么ecc数据可存在太多需校正的错误，且将丢失所述数据。
47.返回到dq映射400，在ui期间在dq端子上提供的所有位存储于同一存储器平面402中。用于ui的所有位可能已被ecc/dbi电路(例如ecc/dbi电路255)处理并且可与同一ecc数据相关联。如果其中存储有ui的所有位的存储器平面402受损，那么可存在比ecc数据可校正的错误位更多的错误位。因此，对于错误敏感性系统，可能需要不同于dq映射400的dq映射。
48.图5是用于八个dq端子的输入-输出宽度的dq映射的另一实例。dq映射500表示用于一个存储器库(例如，图2中的库0-7)的dq映射。对应于dq映射500的库的架构可与对应于dq映射300和/或dq映射400的库相同。
49.虽然dq映射500与dq映射400的类似之处在于利用所有八个dq端子dq0-7并且可在ca期间为存储器库的整个侧面p 504或q 506提供位，而非仅为半部j、k 510提供位，但与dq映射300的类似之处在于存储器平面502存储用于多个ui(例如，ca0和ca1、ca2和ca3等)的数据。因此，在图5所示的实例中，存储于存储器平面502中的位的一半是来自一个ui且所述位的另一半是来自另一ui。
50.在数据突发(例如，在ca0期间的dq0-7)的同一ui期间在dq端子上提供的所有位可与相同ecc数据(例如ecc/dbi电路255提供的ecc数据)相关联。然而，不同于dq映射400，当存储器装置(例如半导体装置200)利用dq映射500时，所述位可存储于存储器中的两个不同物理方位，即两个不同存储器平面502中。在一些应用中，这可降低错误位多于ecc数据可校正的错误位的风险。
51.然而，虽然dq映射500具有抵抗错误的优点，但在一些应用中，dq映射400可能更合乎需要。举例来说，dq映射400可支持数据掩蔽但dq映射500可能不支持数据掩蔽。因此，存储器装置(例如半导体装置200)的一些用户可发现dq映射500更可取，而其它用户可能偏好dq映射400。为不同用户提供不同存储器装置可能成本过高或者不切实际。因此，正如可能需要提供支持多个i/o宽度的装置，可能需要提供针对不同应用提供不同dq映射的装置。虽然作为实例，提供抵抗错误的能力增加的dq映射，但可在其它实施例中使用提供其它特征的其它dq映射。
52.虽然dq映射300-500示出为表，但由dq映射指示的映射可由例如(例如，存储器阵列和dq端子之间的)导电路径、驱动器(例如，读取和写入驱动器)、中继器(例如，放大器)、逻辑电路(例如，多路复用器、“与”门)等各种组件实施，所述组件中的一些或全部可包含在例如io电路260的io电路中或耦合到所述io电路。支持多个dq映射可需要额外组件，即使dq映射是针对相同i/o宽度仍需要额外组件。根据本公开的实施例，用以实施一个dq映射的一或多个组件可用于实施另一dq映射。在一些实施例中，两个dq映射可具有不同i/o宽度。在本文中所公开的实例中，例如半导体装置200的存储器装置可支持所有三个dq映射300-500的实施方案。
53.图6是半导体装置的一部分的框图。在一些实施例中，半导体装置600可包含在半导体装置200中。半导体装置600可支持多个dq映射，例如dq映射300和dq映射400，以允许与不同i/o宽度的操作。
54.半导体装置600可包含组织成库群组bg0-4的存储器阵列602，每个库群组包含四个存储器库库0-15。虽然在此实例中示出具有四个存储器库的四个库群组，但可在其它实例中使用其它数目的存储器库和/或组织成库群组。半导体装置600可另外包含下部dq块620，其可包含多个输出端，例如dq端子、dm端子和/或dbi端子。存储器阵列602可经由多种电路耦合到下部dq块620。
55.每一存储器库库0-15与dq映射300和400中示出的存储器库可具有相同结构。每一存储器库库0-15可通过多个数据线耦合到半导体装置600的dptier区604。在示出的实例中，八个数据线608提供给存储器库的p和q部分的每个j侧面，且四个数据线610提供给p和q部分的每个k侧面。k侧面和j侧面之间的数据线数目的差异归因于dq映射300和dq 400之间用于j侧面的dq端子的次序改变，而k侧面的前两个dq端子的次序对于dq映射300和dq 400是相同的。
56.dptier区604包含用于每个库群组的驱动电路612，其包含用于每个j侧面的两个读取驱动器和用于每个k侧面的一个读取驱动器。为j侧面提供额外读取驱动器以驱动额外数据线608。dptier区604另外包含写入dbi(wdbi)电路614和读取dbi(rdbi)电路616以产生用于从存储器阵列602提供的数据的dbi信息以分别用于写入和读取操作。在一些实施例中，dbi信息可为如图6中所示的单一位(1-b)信号。
57.数据和dbi信息可从dptier区604提供到数据总线gdrw_bg0、gdrw_bg1、gdrw_bg2、gdrw_bg3集中的一个，所述数据总线各自对应于库群组bg0-3。任选地，如图6中所示，来自bg0的数据和dbi信息可提供给中继电路618，来自bg2的数据和dbi信息可提供给中继电路622，且来自bg3的数据和dbi信息可在提供给dq块620之前提供给中继电路624和/或中继电路622。中继电路618、622和624可放大来自库群组的信号，所述信号可在数据总线的距离内减弱。然而，如果例如bg1的库群组足够接近dq块620，或信号足够强，那么可省略中继电路618、622和624中的一或多个。
58.然而，半导体装置600的电路系统可以不支持用于相同i/o宽度的多个dq映射。举例来说，半导体装置600可支持dq映射300但支持dq映射400或dq映射500中的仅一个。
59.图7是根据本公开的至少一个实施例的半导体装置的一部分的框图。在一些实施例中，半导体装置700可包含在半导体装置200中。半导体装置700可支持多个dq映射，包含用于相同i/o宽度的dq映射。举例来说，在一些实施例中，半导体装置700可支持dq映射300、dq映射400和dq映射500。
60.如图7中所示，半导体装置700可包含与半导体装置600大体相同的一些组件。因此，为简洁起见，将不参考半导体装置700详细地描述半导体装置700中的组件的与半导体装置600的组件大体相同的功能。适当时，将指出半导体装置600和半导体装置700之间中电路和组件差异。
61.类似于半导体装置600，数据通过数据线从存储器阵列702的库群组bg0-3提供到dptier区704。比较dq映射300和dq映射500，用于j侧面的存储器平面的dq映射是相同的，因此数据线708可与数据线608大体相同。然而，在dq映射300和dq映射500之间调换用于k侧面的存储器平面的数据。因此，提供用于每个k侧面的八个数据线710，比数据线610多四个。虽然图7中未示出，但在一些实施例中，多路复用器可用于调换k侧面的数据以根据dq映射500实施dq映射。为了支持额外数据线710，用于每个库群组的驱动电路712可包含用于每个j侧面的两个读取驱动器和用于每个k侧面的两个读取驱动器。因此，为j侧面和k侧面两者提供两个读取驱动器，而非如在驱动电路612中为k侧面提供仅一个读取驱动器。
62.当实施dq映射500时，可提供来自两个ui的数据。因此，dbi信息必须是产生用于两个ui的数据的二位信号，而非单一位信号。可以在wdbi电路714中提供额外逻辑以提供2-b wdbi信息。在一些实施例中，rdbi电路716还可包含用以产生2-brdbi信息的额外逻辑。然而，在一些实施例中，dptier区704可为拥挤的，且添加额外逻辑可需要增加半导体装置700的裸片大小。这在一些应用中可为非所要的。
63.在一些实施例中，环绕dq块720和中继器718、722、724的区与dptier区704相比可能较不拥挤。因此，在一些实施例中，例如图7中示出的实施例，用于提供rdbi信息的第二位的额外rdbi电路728、730、732、734和736可沿着数据总线gdrw_bg0、gdrw_bg1、gdrw_bg2、gdrw_bg3定位。将额外rdbi电路728、730、732、734和736放置在dptier区704外部可减少或
消除支持所有三个dq映射300、400和500所需的裸片大小的增加。
64.在一些实施例中，半导体装置700可包含选择电路740。选择电路740可包含一或多个熔断器、反熔断器和/或开关。选择电路740可取决于实施多个dq映射中的哪一个dq映射而选择性地激活或解除激活(例如，启用或停用)半导体装置700的组件中的一或多个。举例来说，如果实施dq映射300或400，那么选择电路740可停用驱动电路712中的k侧面上的额外读取驱动器、wdbi电路714中的用于2-b wdbi信号的额外逻辑和/或额外rdbi电路728、730、732、734和736。在一些实施例中，选择电路740可将实施数据调换或其它信号路由的信号提供到一或多个多路复用器(未示出)。在一些实施例中，可起初通过半导体装置700的制造者来编程选择电路740。在其它实施例中，可通过半导体装置700的用户编程选择电路740。举例来说，用户可经由命令地址端子(例如，如图2所示)提供设置选择电路740的一或多个熔断器、反熔断器和/或开关的状态的命令。在一些实施例中，可通过将一值写入到模式寄存器(例如，模式寄存器230)来编程选择电路740以选择所要dq映射。模式寄存器中的值可确定选择电路740的一或多个熔断器、反熔断器和/或开关的状态。在一些实施例中，选择电路740可仅被编程一次。也就是说，一旦选择，便无法改变用于半导体装置700的dq映射。在其它实施例中，可通过提供选择不同dq映射的额外命令来改变dq映射。
65.虽然图7中示出的实例示出特定电路可用于至少部分地支持多个dq映射，但在其它实例中，用于支持不同dq映射的电路系统可为互斥的。
66.图6和7中示出的用于支持多个dq映射的电路系统仅作为实例提供并且基于图3到5中提供的特定dq映射实例。然而，其它dq映射也可由不同电路实施。所述特定电路可至少部分地基于半导体装置可支持的不同dq映射之间的关系。
67.图8是根据本公开的至少一个实施例的方法的流程图。在一些实施例中，方法800可由半导体装置(例如半导体装置200和/或700)整体或部分地执行。
68.在框802处，可执行“在命令地址端子处接收命令”。可在半导体装置(例如半导体装置200、600和/或700)处接收所述命令。可从例如存储器控制器101(a)-101(c)的存储器控制器接收所述命令。
69.响应于所述命令，在框804处，可执行“激活或解除激活至少一个电路以实施多个映射中的一个”。所述映射可为dq映射，其中所述多个映射中的个别映射指示多个存储器单元与多个数据端子的至少一部分之间的关系。所述多个映射中的至少两个可指示所述多个数据端子的相同部分的关系。也就是说，dq映射中的至少两个可针对相同i/o宽度(例如，x8、x4)。在一些实施例中，激活或解除激活所述至少一个电路可包含设置熔断器、反熔断器或或开关中的至少一个的状态。
70.在框806处，可执行“根据多个映射中的经实施映射，将数据从存储器单元提供到多个数据端子的至少部分”。另外或替代地，在框808处，可执行“根据多个映射中的经实施映射，将在数据端子的所述至少部分处接收到的数据存储于存储器单元中”。
71.本文所公开的设备、系统和方法可支持存储器装置中的多个dq映射。可针对不同i/o宽度以及针对相同i/o宽度提供不同dq映射。用于相同i/o宽度的不同dq映射可提供至少一些彼此不同的特征。这可允许更广泛的客户利用存储器装置和/或在更广泛的应用中利用存储器装置。在一些实施例中，用于支持用于不同i/o宽度的dq映射的电路系统可用于至少部分地支持用于相同i/o宽度的多个dq映射中的一或多个。这可减少支持多个dq映射
所需的额外电路或其它组件的数目。
72.本文中阐述某些细节以提供对本公开的实例的充分理解。然而，本领域技术人员将明白，可在没有这些具体细节的情况下实践本公开的实例。此外，本文中所描述的本公开的特定实例不应解释为将本公开的范围限于这些特定实例。在其它情况下，尚未详细地展示众所周知的电路、控制信号、时序协议和软件操作，以便避免不必要地混淆本公开。另外，例如“耦合(couples和coupled)”的术语意味着两个组件可直接或间接地电耦合。间接耦合可暗指两个组件通过一个或多个中间组件耦合。