驱动装置的制作方法

1.本发明涉及电子电力技术领域，特别涉及一种驱动装置。


背景技术：

2.半桥电路因其成本低、电路简单、抗不平衡能力等特性常被应用于一些驱动装置中。半桥电路包括串联在电源电压与地之间的高侧晶体管和低侧晶体管，并通过高侧晶体管和低侧晶体管的连接节点提供输出信号至负载。实际应用时，对于不同的负载半桥电路中输出信号的电平上升、下降的速度是不同的。在负载确定的情况下，一般通过调节高侧晶体管和低侧晶体管的栅极驱动电路的输出来达到对应的电平上升、下降的速度。
3.然而当要求半桥电路的输出信号电平上升、下降的速度较慢时，尤其在高侧晶体管导通使得输出信号的电平上升时，输出信号可能会通过低侧晶体管中的寄生电容对低侧晶体管的控制端补充电荷。由于低侧晶体管自身的泄流能力有限，可能会导致低侧晶体管在高侧晶体管处于导通状态时也导通，进而出现高侧晶体管和低侧晶体管串通的现象。
4.因此，期待一种改进的驱动装置，在半桥电路的输出信号电平上升、下降的速度较慢时，避免高侧晶体管和低侧晶体管串通。


技术实现要素：

5.鉴于上述问题，本发明的目的在于提供一种可以在半桥电路的输出信号电平上升、下降的速度较慢时，避免高侧晶体管和低侧晶体管串通的驱动装置。
6.根据本发明的一方面，提供一种驱动装置，包括：
7.高侧晶体管及低侧晶体管，依次串联在第一电源电压与地之间，所述高侧晶体管与低侧晶体管的连接节点输出输出信号；
8.高侧驱动电路，用于驱动所述高测晶体管，在输入信号变为第一电平的第一延时时间后驱动所述高测晶体管导通，以及在所述输入信号变为第二电平时驱动所述高测晶体管关断；
9.电荷泄放电路，与所述低侧晶体管连接，在所述输入信号变为第一电平的第二延时时间后形成通路释放所述低侧晶体管中寄生电容上的电荷，以在所述高侧晶体管导通阶段保持关断所述低侧晶体管，以及在所述输入信号变为第二电平时开路，
10.其中，所述第二延时时间小于所述第一延时时间。
11.可选地，还包括：
12.低侧驱动电路，用于驱动所述低侧晶体管，在所述输入信号变为第一电平时驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述低侧晶体管导通。
13.可选地，所述低侧驱动电路包括：
14.输出单元，包括依次串联在第二电源电压与地之间的上拉晶体管与第一下拉晶体管，所述上拉晶体管与所述第一下拉晶体管的连接节点向所述低侧晶体管的控制端输出低侧驱动信号；
15.第一驱动单元，用于驱动所述上拉晶体管，在输入信号变为第一电平时驱动所述上拉晶体管关断，以及在所述输入信号变为第二电平时驱动所述上拉晶体管导通，以驱动所述低侧晶体管导通；以及
16.第二驱动单元，用于驱动所述第一下拉晶体管，在输入信号变为第一电平时驱动所述第一下拉晶体管导通，以驱动所述低侧晶体管关断，以及在所述输入信号变为第二电平时驱动所述第一下拉晶体管关断。
17.可选地，所述电荷泄放电路包括：
18.延时电路，接收所述输入信号并在第二延时时间后输出；
19.与门，第一输入端经由所述延时电路接收所述输入信号，第二输入端与所述第一下拉晶体管的控制端连接；
20.第一非门，输入端与所述与门的输出端连接；
21.第二非门，输入端与所述第一非门的输出端连接；以及
22.第二下拉晶体管，控制端与所述第二非门的输出端连接，第一端与所述低侧晶体管的控制端连接，第二端接地。
23.可选地，所述第一驱动单元包括：
24.第三非门，输入端接收所述输入信号；
25.第四非门，输入端与所述第一下拉晶体管的控制端连接；
26.与非门，第一输入端与所述第三非门的输出端连接，第二输入端与所述第四非门的输出端连接；
27.第五非门，输入端与所述与非门的输出端连接；
28.第六非门，输入端与所述第五非门的输出端连接，输出端与所述上拉晶体管的控制端连接。
29.可选地，所述第二驱动单元包括：
30.第七非门，输入端接收所述输入信号；
31.第八非门，输入端与所述上拉晶体管的控制端连接；
32.或非门，第一输入端与所述第七非门的输出端连接，第二输入端与所述第八非门的输出端连接；
33.第九非门，输入端与所述或非门的输出端连接；
34.第十非门，输入端与所述第九非门的输出端连接，输出端与所述第一下拉晶体管的控制端连接。
35.可选地，所述第二下拉晶体管的沟道长宽比大于所述第一下拉晶体管的沟道长宽比。
36.可选地，所述高侧晶体管和所述低侧晶体管为pmos管和nmos管，或者所述上拉晶体管和所述第一下拉侧晶体管为pmos管和nmos管。
37.可选地，所述第一电源电压大于所述第二电源电压。
38.本技术实施例提供的驱动装置，通过增设电荷泄放电路，在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形成通路释放低侧晶体管中寄生电容上的电荷，使得在高侧晶体管导通阶段保持低侧晶体管关断，以避免高侧晶体管和低侧晶体管串通。
39.在其他实施例中，在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形
成通路释放低侧晶体管中寄生电容上的电荷，以及通过低侧驱动电路将低侧晶体管的控制端下拉。即通过双重下拉使得在高侧晶体管导通阶段保持低侧晶体管关断，以避免高侧晶体管和低侧晶体管串通，提升了驱动装置的稳定性。
附图说明
40.通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
41.图1示出了根据本发明实施例的驱动装置的结构示意图；
42.图2示出了根据本发明实施例的驱动装置的电路示意图；
43.图3示出了根据本发明实施例的驱动装置的波形示意图。
具体实施方式
44.以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
45.应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。
46.同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。
47.需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个
……”
限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
48.图1示出了根据本发明实施例的驱动装置的结构示意图。
49.如图1所示，驱动装置100包括高侧晶体管pm1、低侧晶体管nm1、高侧驱动电路110以及电荷泄放电路120。
50.高侧晶体管pm1和低侧晶体管nm1串联在第一电源电压vpower与地之间，高侧晶体管pm1与低侧晶体管nm1的连接节点作为输出端out提供输出信号。进一步地，高侧晶体管pm1的第一端接收第一电源电压vpower，高侧晶体管pm1的第二端与低侧晶体管nm1的第一端连接，低侧晶体管nm1的第二端接地。
51.高侧驱动电路110与高侧晶体管pm1的控制端连接，用于驱动高测晶体管pm1导通
与关断。在输入端in的输入信号变为第一电平的第一延时时间后驱动高测晶体管pm1导通以使输出端out的输入信号的电平上拉至高电平，以及在输入端in的输入信号变为第二电平时驱动高测晶体管pm1关断。
52.电荷泄放电路120与低侧晶体管nm1连接。在输入端in的输入信号变为第一电平的第二延时时间后形成通路释放低侧晶体管nm1中寄生电容c1上的电荷，以在高侧晶体管pm1导通阶段保持关断低侧晶体管nm1，以及在输入端in的输入信号变为第二电平时开路，不形成泄放通路。其中，第二延时时间小于第一延时时间。进一步地，低侧晶体管nm1的寄生电容c1的第一端的电压(等于输出信号的电压)升高时，低侧晶体管nm1的寄生电容c1的第二端的电压(等于低侧晶体管nm1控制端的电压)也随之升高，当到达一定值时会使低侧晶体管nm1导通。而电荷泄放电路120的作用是在输出端out的电压上升之前形成泄放通路以将低侧晶体管nm1的控制端下拉至地，进而使得在高侧晶体管pm1导通时低侧晶体管nm1保持关断。
53.进一步地，驱动装置100还包括低侧驱动电路130，低侧驱动电路130与低侧晶体管nm1的控制端连接，用于驱动低测晶体管nm1导通与关断。在输入端in的输入信号变为第一电平时驱动低测晶体管nm1关断，以及在输入端in的输入信号变为第二电平时驱动低测晶体管nm1导通以使输出端out的输入信号的电平下拉至低电平。
54.图2示出了根据本发明实施例的驱动装置的电路示意图。
55.如图2所示，低侧驱动电路130包括第一驱动单元131、第二驱动单元132、输出单元133。
56.输出单元133包括依次串联在第二电源电压vcc与地之间的上拉晶体管pm2与第一下拉晶体管nm2，上拉晶体管pm2与第一下拉晶体管nm2的连接节点向低侧晶体管nm1的控制端输出低侧驱动信号。进一步地，上拉晶体管pm2的第一端接收第二电源电压vcc，上拉晶体管pm2的第二端与第一下拉晶体管nm2的第一端连接，第一下拉晶体管nm2的第二端接地。
57.第一驱动单元131与上拉晶体管pm2的控制端连接，用于驱动上拉晶体管pm2导通与关断。在输入端in的输入信号变为第一电平时驱动上拉晶体管pm2关断，以及在输入端in的输入信号变为第二电平时驱动上拉晶体管pm2导通，以驱动低侧晶体管nm1导通。进一步地，上拉晶体管pm2导通时将提供至低侧晶体管nm1的控制端的低侧驱动信号的电平上拉至高电平以驱动低侧晶体管nm1导通。
58.第二驱动单元132与第一下拉晶体管nm2的控制端连接，用于驱动第一下拉晶体管nm2导通与关断。在输入端in的输入信号变为第一电平时驱动第一下拉晶体管nm2导通，以驱动低侧晶体管nm1关断。以及在输入端in的输入信号变为第二电平时驱动第一下拉晶体管nm2关断。进一步地，第一下拉晶体管nm2导通时将提供至低侧晶体管nm1的控制端的低侧驱动信号的电平下拉至低电平以驱动低侧晶体管nm1关断。
59.电荷泄放电路120包括延时电路141、与门u1、第一非门u2以及第二非门u3。延时电路141与输入端in连接以接收输入信号，并在第二延时时间后输出。与门u1的第一输入端经由延时电路141接收输入信号，与门u1的第二输入端与第一下拉晶体管mn2的控制端连接。第一非门u2的输入端与与门u1的输出端连接。第二非门u3的输入端与第一非门u2的输出端连接。第二下拉晶体管nm3的控制端与第二非门u3的输出端连接，第二下拉晶体管nm3的第一端与低侧晶体管nm1的控制端连接，第二下拉晶体管nm3的第二端接地。进一步地，延时电
路141在输入信号的上升沿到来时在第二延时时间后输出输入信号，在输入信号的下降沿到来时直接输出输入信号。
60.进一步地，第一驱动单元131包括第三非门u4、第四非门u5、与非门u6、第五非门u7以及第六非门u8。第三非门u4的输入端与输入端in连接接收输入信号。第四非门u5的输入端与第一下拉晶体管nm2的控制端连接。与非门u6的第一输入端与第三非门u4的输出端连接，与非门u6的第二输入端与第四非门u5的输出端连接。第五非门u7的输入端与与非门u6的输出端连接。第六非门u8的输入端与第五非门u7的输出端连接，第六非门u8的输出端与上拉晶体管pm2的控制端连接。
61.进一步地，第二驱动单元132包括第七非门u10、第八非门u9、与非门u11、第九非门u12以及第十非门u13。第七非门u10的输入端与输入端in连接接收输入信号。第八非门u9的输入端与上拉晶体管pm2的控制端连接。或非门u11的第一输入端与第七非门u10的输出端连接，或非门u11的第二输入端与第八非门u9的输出端连接。第九非门u12的输入端与或非门u11的输出端连接。第十非门u13的输入端与第九非门u12的输出端连接，第十非门u13的输出端与第一下拉晶体管nm2的控制端连接。
62.需要说明，高侧驱动电路110中例如包括延时电路，当输入端in的输入信号为第一电平时，延时电路将从输入端in接收的输入信号在延时第一延时时间之后用于产生提供至高侧晶体管pm1控制端的高侧驱动信号，当输入端in的输入信号为第二电平时，延时电路将从输入端in接收的输入信号直接用于产生提供至高侧晶体管pm1控制端的高侧驱动信号。在替代的实施例中，可以将高侧驱动电路110中的延时电路设置在其外部且连接在输入端in与高侧驱动电路110之间。
63.需要说明，高侧晶体管pm1和低侧晶体管nm1例如分别为pmos管和nmos管。上拉晶体管pm2和第一下拉侧晶体管nm2例如分别为pmos管和nmos管。第二下拉晶体管nm3例如为nmos管。
64.进一步地，驱动装置100中的高侧晶体管pm1和低侧晶体管nm1的总宽度例如分别达到mm级别。第一电源电压vpower大于第二电源电压vcc。
65.图3示出了根据本发明实施例的驱动装置的波形示意图。
66.如图3所示，当输入端in的输入信号vin变为第一电平(例如为高电平)时，低侧驱动电路130中的第一驱动单元131的与非门u6的输出端为高电平，上拉晶体管pm2关断。低侧驱动电路130中的第二驱动单元132的或非门u11的输出端为高电平，第一下拉晶体管nm2导通，以将提供至低侧晶体管nm1控制端的低侧驱动信号drvl下拉至低电平。接着电荷泄放电路120中的与门u1在输入信号vin变为第一电平的第二延时时间后输出高电平，第二下拉晶体管nm3导通进一步将提供至低侧晶体管nm1控制端的低侧驱动信号drvl下拉至低电平。接着高侧驱动电路110在输入信号vin变为第一电平的第一延时时间后驱动高测晶体管pm1导通，即在输入信号vin变为第一电平的第一延时时间后提供至高侧晶体管pm1控制端的高侧驱动信号drvh的电平下降为低电平。对应地，输出端out的输出信号vout经由导通的高侧晶体管pm1上拉至高电平。
67.进一步地，第二下拉晶体管nm3的沟道长宽比大于第一下拉晶体管nm2的沟道长宽比，在相同的偏置下，第二下拉晶体管nm3的下拉能力比第一下拉晶体管nm2的下拉强，进而在高侧晶体管pm1导通后使得低侧晶体管nm1保持关断，可以有效避免高侧晶体管pm1和低
侧晶体管nm1串通。另外，本技术通过在电荷泄放电路120中增设下拉能力比第一下拉晶体管nm2强的第二下拉晶体管nm3，可以有效避免高侧晶体管pm1和低侧晶体管nm1串通的同时，还实现了对驱动装置的驱动能力的保持。
68.当输入端in的输入信号vin变为第二电平(例如为低电平)时，低侧驱动电路130中的第二驱动单元132的或非门u11的输出端为低电平，第一下拉晶体管nm2关断。低侧驱动电路130中的第一驱动单元131的与非门u6的输出端为低电平，上拉晶体管pm2导通，以将提供至低侧晶体管nm1控制端的低侧驱动信号drvl上拉至高电平，驱动低侧晶体管nm1导通。接着电荷泄放电路120中的与门u1输出低电平，第二下拉晶体管nm2关断。高侧驱动电路110在输入信号vin变为第二电平时驱动高测晶体管pm1关断，即在输入信号vin变为第二电平时提供至高侧晶体管pm1控制端的高侧驱动信号drvh的电平上升为高电平。对应地，输出端out的输出信号vout经由导通的低侧晶体管nm1下拉至低电平。
69.本技术提供的驱动装置在高侧晶体管导通使输出信号电平上升前通过电荷泄放电路形成通路释放低侧晶体管中寄生电容上的电荷，以及通过低侧驱动电路将低侧晶体管的控制端下拉。即通过双重下拉使得在高侧晶体管导通阶段保持低侧晶体管关断，以避免高侧晶体管和低侧晶体管串通。在不改变驱动装置驱动能力的情况下避免了串通现象发生，进而提升了驱动装置的稳定性。
70.应当说明，本领域普通技术人员可以理解，本文中使用的与电路运行相关的词语“期间”、“当”和“当
……
时”不是表示在启动动作开始时立即发生的动作的严格术语，而是在其与启动动作所发起的反应动作(reaction)之间可能存在一些小的但是合理的一个或多个延迟，例如各种传输延迟等。本文中使用词语“大约”或者“基本上”意指要素值(element)具有预期接近所声明的值或位置的参数。然而，如本领域所周知的，总是存在微小的偏差使得该值或位置难以严格为所声明的值。本领域已恰当的确定了，至少百分之十(10％)(对于半导体掺杂浓度，至少百分之二十(20％))的偏差是偏离所描述的准确的理想目标的合理偏差。当结合信号状态使用时，信号的实际电压值或逻辑状态(例如“1”或“0”)取决于使用正逻辑还是负逻辑。
71.依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求及其等效物所界定的范围为准。