功率半导体器件结构的形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种功率半导体器件结构的形成方法。


背景技术：

2.功率半导体器件是电能/功率处理的核心器件，对设备的正常运行起到关键作用。sgt(shield gate trench，屏蔽栅沟槽)型功率器件型，因其具有更低的导通电阻和更高的击穿电压，广泛应用于中低压(20v至250v)的器件中。
3.通常的低压sgt结构，其包括形成于硅基底中的沟槽，该沟槽中形成有上、下分布的栅多晶硅和源多晶硅，且源多晶硅和栅多晶硅之间设有隔离氧化层，隔离氧化层用于将源多晶硅和栅多晶硅隔离。
4.然而，现有技术中的功率半导体器件在形成过程中仍存在诸多问题。


技术实现要素：

5.本发明解决的技术问题是提供一种功率半导体器件结构的形成方法，以使得隔离层的厚度能够精准控制。
6.为解决上述问题本发明技术方案中提供了一种功率半导体器件结构的形成方法，包括：提供衬底，所述衬底内具有沟槽；在所述沟槽内形成屏蔽栅结构，所述屏蔽栅结构暴露出部分所述沟槽的侧壁，且所述屏蔽栅结构的顶部表面低于所述衬底的顶部表面；采用沉积工艺，在所述屏蔽栅结构的顶部表面、所述屏蔽栅结构暴露出的所述沟槽的侧壁、以及所述衬底的顶部表面形成初始隔离层；在所述初始隔离层表面形成保护层，所述保护层暴露出位于所述衬底顶部表面上的所述初始隔离层；在形成所述保护层之后，去除位于所述衬底顶部表面上的所述初始隔离层、位于所述沟槽侧壁的部分所述初始隔离层，形成隔离层；在形成所述隔离层之后，去除所述保护层；在去除所述保护层之后，在所述隔离层上形成控制栅结构，所述控制栅结构填充满所述沟槽。
7.可选的，所述屏蔽栅结构包括：位于所述沟槽底部表面和部分侧壁的屏蔽栅介质层、以及位于所述屏蔽栅介质层上的屏蔽栅极。
8.可选的，所述屏蔽栅结构的形成方法包括：在所述沟槽的底部表面和侧壁、以及所述衬底的顶部表面形成初始屏蔽栅介质层；在所述初始屏蔽栅介质层上形成初始屏蔽栅极，所述初始屏蔽栅极填充满所述沟槽；回刻蚀所述初始屏蔽栅极，形成所述屏蔽栅极，所述屏蔽栅极的顶部表面低于所述衬底的顶部表面；在形成所述屏蔽栅极之后，回刻蚀所述初始屏蔽栅介质层，形成所述屏蔽栅介质层。
9.可选的，所述屏蔽栅介质层的材料包括：氧化硅。
10.可选的，所述屏蔽栅极的材料包括：多晶硅。
11.可选的，所述沉积工艺包括：化学气相沉积工艺。
12.可选的，所述初始隔离层的厚度为：300埃～30000埃。
13.可选的，所述保护层的形成方法包括：在所述初始隔离层表面形成初始保护层；对所述初始保护层进行平坦化处理，直至暴露出所述初始隔离层的表面为止，形成所述保护层。
14.可选的，所述初始保护层的形成工艺包括：化学气相沉积工艺。
15.可选的，对所述初始保护层进行平坦化处理的工艺包括：化学机械研磨工艺。
16.可选的，所述保护层的材料与所述隔离层的材料不同；所述保护层的材料包括：氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或多种。
17.可选的，去除位于所述衬底顶部表面上的所述初始隔离层、位于所述沟槽侧壁的部分所述初始隔离层的工艺包括：湿法刻蚀工艺。
18.可选的，所述控制栅结构包括：位于所述屏蔽栅结构和所述隔离层暴露出的所述沟槽层侧壁的控制栅介质层、以及位于所述隔离层上的控制栅极，所述控制栅介质层位于所述控制栅极的侧壁。
19.可选的，所述控制栅介质层的材料包括：氧化硅。
20.可选的，所述控制栅极的材料包括：多晶硅。
21.可选的，在形成所述控制栅结构之后，还包括：在所述沟槽两侧的所述衬底内形成体区，所述体区内具有第一离子；在所述体区内形成源区，所述源区内具有第二离子，所述第一离子的电学类型与所述第二离子的电学类型不同；在所述衬底上形成层间介质层，所述层间介质层覆盖所述控制栅结构的顶部表面；在所述衬底上形成金属层，所述金属层覆盖所述层间介质层。
22.与现有技术相比，本发明的技术方案具有以下优点：
23.本发明技术方案的功率半导体器件结构的形成方法中，采用沉积工艺，在所述屏蔽栅结构的顶部表面、所述屏蔽栅结构暴露出的所述沟槽的侧壁、以及所述衬底的顶部表面形成初始隔离层；在所述初始隔离层表面形成保护层，所述保护层暴露出位于所述衬底顶部表面上的所述初始隔离层；在形成所述保护层之后，去除位于所述衬底顶部表面上的所述初始隔离层、位于所述沟槽侧壁的部分所述初始隔离层，形成隔离层。由于位于所述屏蔽栅结构上的所述隔离层的厚度是由沉积的所述初始隔离层的厚度决定，而在所述沉积工艺中，所述初始隔离层的厚度较容易控制，进而能够使得所述隔离层的厚度能够精准控制，既能够保证所述隔离层的隔离效果，同时又能够保证沟道区的长度，降低对器件结构的性能影响。
附图说明
24.图1至图2是一种功率半导体器件结构的形成方法各步骤结构示意图；
25.图3至图14是本发明实施例中功率半导体器件结构的形成方法各步骤的结构示意图。
具体实施方式
26.正如背景技术所述，现有技术中的功率半导体器件在形成过程中仍存在诸多问题。以下将结合附图进行具体说明。
27.图1至图2是一种功率半导体器件结构的形成方法各步骤结构示意图。
28.请参考图1，提供衬底100，所述衬底100内具有沟槽(未标示)；在所述沟槽内形成屏蔽栅结构101，所述屏蔽栅结构101暴露出部分所述沟槽的侧壁，且所述屏蔽栅结构101的顶部表面低于所述衬底100的顶部表面；在所述沟槽内形成初始隔离层102，所述初始隔离层102位于所述屏蔽栅结构101上，且所述初始隔离层102填充满所述沟槽。
29.请参考图2，回刻蚀所述初始隔离层102形成隔离层103，所述隔离层103的顶部表面低于所述衬底100的顶部表面；在所述隔离层103上形成控制栅结构104，所述控制栅结构104填充满所述沟槽。
30.在本实施例中，所述隔离层103的形成过程需要先形成所述初始隔离层102填充满所述沟槽，填充满所述沟槽的工艺难度较高，容易在所述初始隔离层102内形成空腔，进而影响所述隔离层103的质量。另外所述隔离层103的厚度取决于回刻蚀所述初始隔离层102的量，而回刻蚀所述初始隔离层102的工艺波动性较大，难以精准控制。当所述隔离层103的厚度较小时，会影响所述隔离层103的隔离效果；当所述隔离层103的厚度较大时，会使得所述控制栅结构104的沟道区长度减小，进而影响器件结构的性能。
31.在此基础上，本发明提供一种功率半导体器件结构的形成方法，由于位于所述屏蔽栅结构上的所述隔离层的厚度是由沉积的所述初始隔离层的厚度决定，而在所述沉积工艺中，所述初始隔离层的厚度较容易控制，进而能够使得所述隔离层的厚度能够精准控制，既能够保证所述隔离层的隔离效果，同时又能够保证沟道区的长度，降低对器件结构的性能影响。
32.为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
33.图3至图14是本发明实施例中功率半导体器件结构的形成方法各步骤结构示意图。
34.请参考图3，提供衬底200，所述衬底200内具有沟槽201。
35.在本实施例中，所述衬底200的材料为硅。
36.在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
37.在本实施例中，所述衬底200和所述沟槽201的形成方法包括：提供初始衬底(未图示)；在所述初始衬底上形成图形化层(未图示)，所述图形化层暴露出所述初始衬底的部分顶部表面；以所述图形化层为掩膜刻蚀所述初始衬底，形成所述衬底200和所述沟槽201。
38.在本实施例中，在提供所述衬底200之后，还包括：在所述沟槽201内形成屏蔽栅结构，所述屏蔽栅结构暴露出部分所述沟槽201的侧壁，且所述屏蔽栅结构的顶部表面低于所述衬底200的顶部表面。具体过程请参考图4至图7。
39.请参考图4，在所述沟槽201的底部表面和侧壁、以及所述衬底200的顶部表面形成初始屏蔽栅介质层202。
40.在本实施例中，所述初始屏蔽栅介质层202的形成工艺采用化学气相沉积工艺；在其他实施例中，所述初始屏蔽栅介质层的形成工艺还可以采用原子层沉积工艺或物理气相沉积工艺。
41.在本实施例中，所述初始屏蔽栅介质层202的材料采用氧化硅。
42.请参考图5，在所述初始屏蔽栅介质层202上形成初始屏蔽栅极203，所述初始屏蔽栅极203填充满所述沟槽201。
43.在本实施例中，所述初始屏蔽栅极203的材料采用多晶硅。
44.请参考图6，回刻蚀所述初始屏蔽栅极203形成屏蔽栅极204，所述屏蔽栅极204的顶部表面低于所述衬底200的顶部表面。
45.在本实施例中，回刻蚀所述初始屏蔽栅极203的工艺采用湿法刻蚀工艺；在其他实施例中，回刻蚀所述初始屏蔽栅极的工艺还可以采用干法刻蚀工艺。
46.在本实施例中，由于所述屏蔽栅极204是由所述初始屏蔽栅极203回刻蚀后形成，因此所述屏蔽栅极204的材料也为多晶硅。
47.请参考图7，在形成所述屏蔽栅极204之后，回刻蚀所述初始屏蔽栅介质层202，形成所述屏蔽栅介质层205。
48.在本实施例中，回刻蚀所述初始屏蔽栅介质层202的工艺采用湿法刻蚀工艺；在其他实施例中，回刻蚀所述初始屏蔽栅介质层的工艺还可以采用干法刻蚀工艺。
49.在本实施例中，由于所述屏蔽栅介质层205是由所述初始屏蔽栅介质层202回刻蚀后形成，因此所述屏蔽栅介质层205的材料也为氧化硅。
50.在本实施例中，所述屏蔽栅结构包括：位于所述沟槽201底部表面和部分侧壁的所述屏蔽栅介质层205、以及位于所述屏蔽栅介质层205上的所述屏蔽栅极204。
51.请参考图8，在形成所述屏蔽栅极结构之后，采用沉积工艺，在所述屏蔽栅结构的顶部表面、所述屏蔽栅结构暴露出的所述沟槽201的侧壁、以及所述衬底200的顶部表面形成初始隔离层206。
52.在本实施例中，所述沉积工艺采用化学气相沉积工艺。
53.在本实施例中，所述初始隔离层206的厚度为：300埃～30000埃。
54.在本实施例中，所述初始隔离层206的材料采用氧化硅。
55.在本实施例中，在形成所述初始隔离层206之后，还包括：在所述初始隔离层206表面形成保护层，所述保护层暴露出位于所述衬底200顶部表面上的所述初始隔离层206。具体形成过程请参考图9至图10。
56.请参考图9，在所述初始隔离层206表面形成初始保护层207。
57.在本实施例中，所述初始保护层207的形成工艺采用化学气相沉积工艺。
58.所述初始保护层207的材料与所述初始隔离层206的材料不同；所述初始保护层207的材料包括：氮化硅、氮氧化硅、碳化硅和碳氧化硅中的一种或多种。
59.在本实施例中，所述初始保护层207的材料采用氮化硅。通过选用不同材料的所述初始保护层207和所述初始隔离层206，其目的在于后续去除所述初始隔离层206的过程中，减小对保护层的刻蚀损伤。
60.请参考图10，对所述初始保护层207进行平坦化处理，直至暴露出所述初始隔离层206的表面为止，形成所述保护层208。
61.在本实施例中，对所述初始保护层207进行平坦化处理的工艺采用化学机械研磨工艺。
62.在本实施例中，所述保护层208的作用在于覆盖位于所述屏蔽栅结构上的所述初始隔离层206，且暴露出位于所述衬底200顶部表面的所述初始隔离层206，便于后续由位于所述衬底200顶部表面上的所述初始隔离层206进行回刻蚀，直至延续至位于所述沟槽201部分侧壁的所述初始隔离层206。通过保护位于所述屏蔽栅结构上的所述初始隔离层206不
被刻蚀，进而保证最终位于所述屏蔽栅结构上的隔离层的厚度。
63.请参考图11，在形成所述保护层208之后，去除位于所述衬底200顶部表面上的所述初始隔离层206、位于所述沟槽201侧壁的部分所述初始隔离层206，形成隔离层209。
64.在本实施例中，去除位于所述衬底200顶部表面上的所述初始隔离层206、位于所述沟槽201侧壁的部分所述初始隔离层206的工艺采用湿法刻蚀工艺。
65.在本实施例中，所述隔离层209是由回刻蚀所述初始隔离层206形成，因此所述隔离层209的材料也采用氧化硅。
66.在本实施例中，由于位于所述屏蔽栅结构上的所述初始隔离层206未被刻蚀，因此位于所述屏蔽栅结构上的所述隔离层209厚度等于所述初始隔离层206的沉积厚度，即位于所述屏蔽栅结构上的所述隔离层209厚度为300埃～30000埃。
67.在本实施例中，由于位于所述屏蔽栅结构上的所述隔离层209的厚度是由沉积的所述初始隔离层206的厚度决定，而在所述沉积工艺中，所述初始隔离层206的厚度较容易控制，进而能够使得所述隔离层209的厚度能够精准控制，既能够保证所述隔离层209的隔离效果，同时又能够保证沟道区的长度，降低对器件结构的性能影响。
68.请参考图12，在形成所述隔离层209之后，去除所述保护层208。
69.在本实施例中，去除所述保护层208的工艺采用湿法刻蚀工艺；所述湿法刻蚀工艺的刻蚀溶液采用热磷酸。
70.请参考图13，在去除所述保护层208之后，在所述隔离层209上形成控制栅结构，所述控制栅结构填充满所述沟槽201。
71.在本实施例中，所述控制栅结构包括：位于所述屏蔽栅结构和所述隔离层209暴露出的所述沟槽201层侧壁的控制栅介质层210、以及位于所述隔离层209上的控制栅极211，所述控制栅介质层210位于所述控制栅极211的侧壁。
72.在本实施例中，所述控制栅介质层210的材料采用氧化硅。
73.在本实施例中，所述控制栅极211的材料采用多晶硅。
74.请参考图14，在形成所述控制栅结构之后，在所述沟槽201两侧的所述衬底200内形成体区212，所述体区212内具有第一离子；在所述体区212内形成源区213，所述源区213内具有第二离子，所述第一离子的电学类型与所述第二离子的电学类型不同；在所述衬底200上形成层间介质层214，所述层间介质层214覆盖所述控制栅结构的顶部表面；在所述衬底200上形成金属层215，所述金属层215覆盖所述层间介质层214。
75.在本实施例中，所述第一离子采用p型离子；所述第二离子采用n型离子。
76.所述p型离子包括：硼离子、镓离子或铟离子；所述n型离子包括：磷离子或砷离子。
77.在本实施例中，所述层间介质层214的材料采用氧化硅。
78.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。