半导体器件及其制造方法与流程

技术特征：
1.一种半导体器件，包括：碳化硅衬底，所述碳化硅衬底具有第一掺杂类型；位于所述碳化硅衬底上的外延层，所述外延层具有第一掺杂类型；位于所述外延层中的掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向；部分所述掺杂柱区作为所述半导体器件的欧姆接触区，所述掺杂柱区围绕的所述外延层作为所述半导体器件的势垒区。2.根据权利要求1所述的半导体器件，其中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。3.根据权利要求1所述的半导体器件，其中，所述掺杂柱区与所述外延层的表面垂直。4.根据权利要求1所述的半导体器件，其中，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。5.根据权利要求1所述的半导体器件，其中，所述外延层包括从下至上依次堆叠的缓冲层、第一外延层和第二外延层，所述第一外延层、所述第二外延层和所述缓冲层的掺杂浓度依次增大。6.根据权利要求5所述的半导体器件，其中，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的第二外延层的载流子浓度相等。7.根据权利要求1所述的半导体器件，其中，所述掺杂柱区的结深为2～6μm。8.根据权利要求5所述的半导体器件，其中，所述掺杂柱区的结深与所述第二外延层的厚度相等。9.根据权利要求1所述的半导体器件，其中，还包括：介质层，覆盖所述外延层上，所述介质层具有开口，所述开口暴露出部分所述掺杂柱区以及所述掺杂柱区围绕的所述外延层；金属层，覆盖部分所述掺杂柱区、所述掺杂柱区围绕的所述外延层以及部分所述介质层。10.根据权利要求1所述的半导体器件，其中，所述半导体器件为肖特基器件。11.根据权利要求1所述的半导体器件，其中，所述碳化硅衬底的电阻率为0.015～0.028ω
·
cm。12.根据权利要求5所述的半导体器件，其中，所述缓冲层的厚度为0.2～1μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。13.根据权利要求5所述的半导体器件，其中，所述第一外延层的厚度为1～3μm，载流子浓度为2e15 cm-3
～2e16 cm-3
。14.根据权利要求5所述的半导体器件，其中，所述第二外延层的厚度为3～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。15.根据权利要求1-14中任一项所述的半导体器件，其中，所述第一掺杂类型为n型，所
述第二掺杂类型为p型。16.一种半导体器件的制造方法，包括：在碳化硅衬底上形成外延层，所述碳化硅衬底具有第一掺杂类型，所述外延层具有第一掺杂类型；在所述外延层中形成掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向；部分所述掺杂柱区作为所述半导体器件的欧姆接触区，所述掺杂柱区围绕的所述外延层作为所述半导体器件的势垒区。17.根据权利要求16所述的制造方法，其中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。18.根据权利要求16所述的制造方法，其中，所述掺杂柱区与所述外延层的表面垂直。19.根据权利要求16所述的制造方法，其特征在于，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。20.根据权利要求16所述的制造方法，其中，形成所述外延层包括：在所述碳化硅衬底上依次形成缓冲层、第一外延层和第二外延层；其中，所述第一外延层、所述第二外延层和所述缓冲层的掺杂浓度依次增大。21.根据权利要求20所述的制造方法，其中，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的第二外延层的载流子浓度相等。22.根据权利要求16所述的制造方法，其中，所述掺杂柱区的结深为2～6μm。23.根据权利要求20所述的制造方法，其中，所述掺杂柱区的结深与所述第二外延层的厚度相等。24.根据权利要求16所述的制造方法，其中，还包括：在所述外延层上形成介质层，在所述介质层中形成开口，所述开口暴露出部分所述掺杂柱区以及所述掺杂柱区围绕的所述外延层；在所述介质层上形成金属层，所述金属层覆盖部分所述掺杂柱区、所述掺杂柱区围绕的所述外延层以及部分所述介质层。25.根据权利要求16所述的制造方法，其中，所述半导体器件为肖特基器件。26.根据权利要求16所述的制造方法，其中，所述碳化硅衬底的电阻率为0.015～0.028ω
·
cm。27.根据权利要求20所述的制造方法，其中，所述缓冲层的厚度为0.2～1μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。28.根据权利要求20所述的制造方法，其中，所述第一外延层的厚度为1～3μm，载流子浓度为2e15 cm-3
～2e16 cm-3
。29.根据权利要求20所述的制造方法，其中，所述第二外延层的厚度为3～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。
30.根据权利要求16-29中任一项所述的制造方法，其中，所述第一掺杂类型为n型，所述第二掺杂类型为p型。

技术总结
公开了一种半导体器件及其制造方法，该半导体器件包括：碳化硅衬底，具有第一掺杂类型；位于碳化硅衬底上的外延层，具有第一掺杂类型；位于外延层中的掺杂柱区，具有第二掺杂类型，第一掺杂类型和第二掺杂类型相反；其中，掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向；部分掺杂柱区作为半导体器件的欧姆接触区，掺杂柱区围绕的外延层作为半导体器件的势垒区。本申请的半导体器件在保证较高击穿电压同时，又保证了较小的正向压降，同时外延层的掺杂浓度提高可以改善正向压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。器件在高温环境下的可靠性和参数性能。器件在高温环境下的可靠性和参数性能。


技术研发人员：郭欣 吴晶 赵学峰 肖金平 郭广兴 丁伯继 江永兵
受保护的技术使用者：杭州士兰集成电路有限公司
技术研发日：2022.08.29
技术公布日：2022/12/16