半导体装置的制作方法

1.本公开实施例涉及半导体装置，尤其涉及多栅极装置。


背景技术：

2.电子工业已经历对更小且更快电子装置的不断增加的需求，前述电子装置同时能支持更大量更复杂和精密的功能。为了满足这些需求，在集成电路(ic)工业中持续趋向低制造成本、高效能及低功率集成电路。迄今，这些目的大部分已通过减小集成电路尺寸(例如，最小集成电路部件尺寸)达成，因而改良生产效率并降低相关成本。然而，这种微缩亦已增加集成电路工艺的复杂性。因此，实现集成电路装置及其性能的持续进步需要在集成电路工艺及技术中的相似进步。
3.近期，已引入多栅极装置来改良栅极控制。已观察到多栅极装置增加栅极-通道耦合、降低开路电流及/或降低短通道效应(sce)。一种此类的多栅极装置为纳米片基装置(nano-sheet-based device)，其包括栅极结构，上述栅极结构可以部分或完全地围绕通道层和在相邻通道层之间延伸，以提供对至少两侧的通道层的存取。纳米片基装置能使集成电路技术大幅度微缩，维持栅极控制并减轻短通道效应，同时与传统集成电路制造工艺无缝整合。随着纳米片基装置不断微缩，在降低漏电流的需求与提高布线效率的需求之间取得平衡时出现挑战。这些挑战阻碍了装置性能的整体优化并增加了工艺复杂性。因此，尽管现有的装置和制造这种装置的方法通常足以用于其意欲目的，但在全部方面不完全令人满意。


技术实现要素：

4.本公开一些实施例提供一半导体装置。半导体装置包括基板，具有顶面；鳍结构，位于基板上，且沿第一方向纵向延伸，鳍结构包括通道层堆叠；源极部件和漏极部件，形成于鳍结构上；栅极结构，位于基板上，且沿垂直于第一方向的第二方向延伸，且介于源极部件和漏极部件之间，栅极结构具有与通道层堆叠接合的栅极堆叠；栅极通孔，直接设置在栅极堆叠上；源极通孔，电性连接源极部件；以及漏极通孔，电性连接漏极部件，其中源极通孔具有沿第二方向的第一尺寸和沿第一方向的第二尺寸，漏极通孔具有沿第二方向的第三尺寸和沿第一方向的第四尺寸，以及其中第一尺寸对第二尺寸的比率大于第三尺寸对第四尺寸的比率。
5.本公开另一些实施例提供一种半导体装置。半导体装置包括基板；栅极结构，位于基板上且沿栅极方向延伸，栅极结构具有栅极堆叠和位于栅极堆叠两侧的多个栅极间隔件；源极部件和漏极部件，位于栅极结构的相对侧上；一组半导体层，位于源极部件和漏极部件之间，并与栅极结构接合；源极通孔，电性连接源极部件；栅极通孔，形成于栅极堆叠上并直接接触栅极堆叠，其中栅极通孔和栅极结构之间的界面与些栅极间隔件隔开，以及其中源极通孔在与第一金属线的界面处具有第一表面积，漏极通孔在与第二金属线的界面处具有第二表面积，栅极通孔在与第三金属线的界面处具有第三表面区，第一表面积大于第
二表面积，并且第二表面积大于第三表面积。
6.本公开又一些实施例提供一种半导体装置的制造方法。半导体装置的制造方法包括接收半导体工件，半导体工件包括通道层堆叠；源极部件和漏极部件，位于通道层堆叠的相对侧上；栅极结构，介于源极部件和漏极部件之间，栅极结构包括栅极堆叠和位于栅极堆叠相对侧的多个栅极间隔件，栅极堆叠与通道层堆叠接合。半导体装置的制造方法还包括在源极部件上形成源极接触，且在漏极部件上形成漏极接触；在源极接触上形成源极通孔，且在漏极接触上形成漏极通孔；以及在栅极结构上形成栅极通孔，其中形成栅极通孔包括于栅极堆叠的顶面上并与栅极堆叠的顶面相交形成栅极通孔的每个侧壁。
附图说明
7.由以下的详细叙述配合所附附图，可更加理解本公开实施例的观点。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制。事实上，可任意地放大或缩小各种元件的尺寸，以清楚地表现出本公开实施例的特征。
8.图1a、图1e、图1f、图2a、图3a、图4是根据本公开的一些实施例的部分或全部的纳米片基装置(nano-sheet-based device)的平面图。
9.图1b、图2b、图3b是根据本公开的一些实施例的分别沿图1a、图2a、图3a的切线a-a'的部分或全部的纳米片基装置的局部示意图。
10.图1c、图2c、图3c是根据本公开的一些实施例的分别沿图1a、图2a、图3a的切线b-b'的部分或全部的纳米片基装置的局部示意图。
11.图1d、图2d、图3d是根据本公开的一些实施例的分别沿图1a、图2a、图3a的切线c-c'的部分或全部的纳米片基装置的局部示意图。
12.图1g是根据本公开的一些实施例的图1a的通孔部件的放大俯视图。
13.图5a-图5b是根据本公开的各个方面的用于制造纳米片基装置的方法的流程图。
14.附图标记如下：
15.100:纳米片基装置
16.102:基板
17.103':基鳍
18.103:通道层
19.104,104a,104b,404-1a,404-1b,404-1c,404-1d,404-2a,404-2b,404-2c,404-2d,404-3a,404-3b,404-3c,404-3d,404-4a,404-4b,404-4c,404-4d:有源区
20.105,105a,105b:源/漏极部件
21.106:栅极堆叠
22.107:内间隔件
23.106a,106b,106c,106d,106e,106f,108a,108b,108c:栅极堆叠部分
24.109,109a,109b:硬掩模层
25.110:栅极间隔件
26.111:栅极结构
27.112,113:电介质
28.114a,114b,114c,114d,114e,114f:源/漏极接触
29.114s,114h,114i,414-1a,414-2a:源极接触
30.114d,114g:漏极接触
31.115:硅化物层
32.116,116a,116b,116c,116d,116e,416-1a,416-1b,416-1c,416-1d,416-1e,416-2a,416-2b,416-2c,416-2d,416-2e,416-3a,416-3b,416-3c,416-3d,416-3e,416-4a,416-4b,416-4c,416-4d,416-4e:源极通孔
33.116',116a',116b',116c',116d',116e',416a,416b,416c,416d:组合源极通孔
34.118,118a,118b,118c,418-1a,418-1b,418-1c,418-2a,418-2b,418-2c,418-3a,418-3b,418-3c,418-4a,418-4b,418-4c:漏极通孔
35.120,120a,120b,124,124a,124b,124c,126,126a,126b,128a,128b,128c,420a,420b:金属线
36.122,122a,122b,122c,422-1a,422-1b,422-1c,422-2a,422-2b,422-2c,422-3a,422-3b,422-3c,422-4a,422-4b,422-4c:栅极通孔
37.130a:反及单元
38.130b:反相器单元
39.132a,132b,132c,132d,132e,132f:栅极通孔部件
40.140:掺杂区
41.140a,140b:基板区
42.150:隔离部件
43.152,154,156:层间介电层
44.160,160a,160b:栅极电介质
45.162,162a,162b:栅电极
46.180,180a,180b:横向宽度
47.182,182a,182b:厚度
48.183,185:尺寸
49.184,184a184b:间隔
50.186,190,194:宽度尺寸
51.188,189,192,196:长度尺寸
52.200,300,400:装置
53.210a,210b,220a,220b,230a,230b,240a,240b,250a,250b,260a,260b:栅极部分
54.240,250,260:介电栅极
55.400-1,400-2,400-3,400-4:存储器单元
56.406-1a,406-1b,406-1c,406-1d,406-2a,406-2b,406-2c,406-2d,406-3a,406-3b,406-3c,406-3d,406-4a,406-4b,406-4c,406-4d:栅极堆叠
57.440-1a,440-1b,440-2a,440-2b,440-3a,440-3b,440-4a,440-4b:基板区域/部分
58.500:方法
59.502,504,506,508,510,512,514,516,518,520,522,524,526,527,528,530,532,534,536:方块
60.a-a',b-b',c-c':切线
具体实施方式
61.以下的公开内容提供了许多不同实施例或范例，以便实施不同部件。可在本文描述的各种示例中重复元件符号和/或字母。此种重复是为了简单和清楚的目的，并且其本身并不规定各种公开的实施例和/或配置之间的关系。此外，下文描述了组件及排列的特定实例以简化本公开。当然，此些范例仅为示例而非局限本公开。举例来说，在若是说明书叙述第一部件形成于第二部件上方或之上，即表示其可能包含上述第一部件与上述第二部件是直接接触的实施例，亦可能包含了有额外部件形成于上述第一部件与上述第二部件之间，而使上述第一部件与第二部件可能未直接接触的实施例。另外，本公开中在另一特征上、连接至另一特征及/或耦接至另一特征而形成特征可包括以直接接触形成特征的实施例，且亦可包括可插入特征形成额外特征以使得特征可能未直接接触的实施例。
62.再者，本文中用于与空间相对用词，举例来说，“下部(lower)”、“上部(upper)”、“水平(horizontal)”、“垂直(vertical)”、“之上(above)”、“上方(over)”、“之下(below)”、“下方(beneath)”、“向上(up)”、“向下(down)”、“顶部(top)”、“底部(bottom)”、等等及其衍生的用语(举例来说，“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”、等等)为了便于描述附图中一个元件或部件与另一个(些)元件或部件之间的关系。空间相关用词意欲包含使用中或操作中的元件或特征的装置(或系统或装置)所述者不同方位。装置可能被转向不同方位(旋转90度或其他方位)，且在此使用的空间相关词也可依此对应地解释。
63.本公开一般有关一种集成电路装置，特别有关一种多栅极装置，例如纳米片基装置(nano-sheet-based device)。纳米片基装置包括具有至少部分地被栅极结构包围的悬浮通道层(并且在一些实施例中，只有一个悬浮通道层)的堆叠的任何装置。纳米片基装置包括全绕式栅极(gaa)装置、多桥通道(mbc)装置和其他类似装置。此外，纳米片基装置可以包括任何合适的形状及/或配置的通道层。举例来说，通道层可以是许多不同形状中的一种，例如线(或纳米线)、片(或纳米片)、棒(或纳米棒)及/或其他合适的形状。换句话说，用语纳米片基装置广泛地包括具有纳米线、纳米棒和任何其他合适形状的通道层的装置。本文叙述的纳米片基装置可以是互补式金属氧化物半导体(cmos)装置、p型金属氧化物半导体(pmos)装置或n型金属氧化物半导体(nmos)装置。此外，纳米片基装置的通道层可以与单个连续栅极结构或多个栅极结构接合。所属技术领域中技术人员可以认识到可以从本公开的方面受益的半导体装置的其他示例。举例来说，其他类型的金属氧化物半导体场效晶体管(mosfet)，例如平面金属氧化物半导体场效晶体管(mosfet)、鳍式场效晶体管(finfet)或其他多栅极场效晶体管可以从本公开中受益。
64.随着按比例微缩和特征尺寸不断微缩，在保持或降低电阻和装置完整性的同时增加金属线封装密度变得越来越具有挑战性。举例来说，随着金属线密度的增加，可用于形成导电部件(例如通孔及/或接触)的空间会缩小，这通常伴随着电阻的增加。如何在不阻碍微缩的情况下缓解这种电阻增加已成为此领域的主要任务。此外，增加的线密度也导致相邻导电部件之间的漏电或短路的风险。举例来说，为了最大化金属线密度，将某些金属线(例如通过栅极通孔电性连接至晶体管栅极的字元线)布设在有源区上方(或在部分有源区上方)可能是有益的。在一些方法中，栅极通孔所连接的栅极堆叠夹设在一对外延源/漏极部件之间。因此，栅极通孔也夹设在位于外延源/漏极部件上的源/漏极接触或位于源/漏极接
触上的源/漏极通孔之间。栅极通孔与那些其他导电部件的紧密接近引起了对无意间产生短路的担忧。为避免此类风险，设计人员可能被迫在填充密度和低漏电之间及/或在填充密度和低电阻之间进行选择。随着持续微缩且布线效率的提高成为主要考虑，此类限制已成为越来越多的问题。因此，本公开提供了最小化部件电阻并减轻短路问题同时还允许最大化金属线密度的方案和方法。因此提高了装置性能。
65.图1a是根据本公开的一些实施例的部分或全部的纳米片基装置100(或装置100)的平面图。图1b是沿图1a的a-a'切线的纳米片基装置100的局部示意图；图1c是沿着图1a的b-b'切线的纳米片基装置100的局部示意图；以及图1d是沿着图1a的c-c'切线的纳米片基装置100的局部示意图。
66.如图1a-图1d所示，纳米片基装置100包括基板(芯片)102。在所述的实施例中，基板102包括硅。替代地或额外地，基板102包括另一种元素半导体，例如锗；化合物半导体，例如碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟等；合金半导体，例如硅锗(sige)、碳化磷硅(sipc)、磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷化镓铟砷(gainasp)；或上述的组合。或者，基板102是绝缘体上覆半导体(semiconductor-on-insulator)基板，例如绝缘体上覆硅(soi)基板、绝缘体上覆硅锗(sgoi)基板、或绝缘体上覆锗(goi)基板。可用注氧隔离(simox)、晶片接合及/或其他合适的方法制造绝缘体上覆半导体基板。
67.基板102包括各种基板区，例如基板区140。在一些实施例中，基板区可以是掺杂的，因此可以互换地称为掺杂区，例如掺杂区140。掺杂区140可以是n型掺杂的区域(也称为n井，例如当纳米片基装置100被配置为p型金属氧化物半导体(pmos)晶体管时)或p型掺杂区域(也称为p井，例如当纳米片基装置100被配置为n型金属氧化物半导体(nmos)晶体管)。n型掺杂区可以掺杂有n型掺质，例如磷、砷、其他n型掺质、或上述的组合。p型掺杂区可以掺杂有p型掺质，例如硼(例如二氟化硼(bf2))、铟、其他p型掺质、或上述的组合。在一些实施例中，掺杂区140可以由p型掺质和n型掺质的组合形成。掺杂区140可以直接形成在基板102上及/或基板102中，举例来说，提供p井结构、n井结构、双井结构、升起式结构、或上述的组合。可以执行离子注入工艺、扩散工艺及/或其他合适的掺杂工艺以形成各种掺杂区域。在一些实施例中，掺杂区140具有约5
×
10
16
cm-3
至约5
×
10
19
cm-3
的掺质浓度。
68.纳米片基装置100包括设置在基板102的掺杂区140上方的有源区104。在一些实施例中，有源区104为鳍有源区104，且因此包括鳍结构，并且可以互换地称为鳍结构104。鳍结构包括沿x方向纵向延伸的基鳍103'，并且从基板102沿z方向向上。鳍结构进一步包括覆盖在基鳍103'上的多个悬浮通道层103(或通道层103)。在所述的实施例中，基鳍103'在隔离部件150的顶面上方延伸。然而，在一些实施例中，基鳍103’可以延伸到隔离部件150的顶面。每个通道层103具有沿x方向的横向宽度180(或“通道宽度”)和沿z方向的厚度182(或“通道厚度”)。通道层103沿z方向通过间隔184彼此垂直分离。在所述的实施例中，每一通道层103具有彼此相同的横向宽度180及/或相同的厚度182。在一些实施例中，横向宽度180可为约6nm至约80nm；厚度182为约3nm至约10nm。在一些实施例中，通道层103可以具有彼此不同的横向宽度及/或不同的厚度。在这样的实施例中，横向宽度180和厚度182分别代表平均横向宽度和平均厚度。在所述的实施例中，通道层103还具有与其覆盖的基鳍103'相同的横向宽度。在一些实施例中，通道层103的一个或多个尺寸(例如横向宽度180及/或厚度182)
在纳米范围内(例如在1nm到1μm之间)。因此，通道层103可以被认为是纳米结构，并且可以互换地称为纳米通道。通道层103可以是任何形状，例如线、片、条、其他合适的形状、或上述的组合。举例来说，通道层103的厚度可以被配置为定义纳米片基装置100的相邻通道之间(举例来说，通道层103之间)设置有栅电极部分的期望距离(或间隙)。通道层103的厚度可以配置为实现装置100的通道的期望厚度。两种厚度都可以配置为实现纳米片基装置100的期望性能。在所述的实施例中，装置100包括三个通道层103，其配置为形成三个通道用于操作中的电导。然而，本公开考虑了纳米片基装置100包括更多或更少的悬浮通道层103的实施例，举例来说，这取决于纳米片基装置100所需的通道数量及/或纳米片基装置100的设计要求。举例来说，可以有两层至十层通道层(半导体层)103。
69.使用任何合适的工艺，举例来说，纳米片基装置处理方法，在基板102上形成鳍结构104。在一些实施例中，执行沉积、光刻及/或蚀刻工艺的组合以定义基鳍103'和通道层103。基鳍103'可以由基板102的一部分形成，因此具有与基板102相同的材料。举例来说，基鳍103'和基板102都可以包括硅(si)。通道层103包括半导体材料，例如硅、锗、碳化硅、磷化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟、硅锗(sige)、碳化磷硅(sipc)、磷化镓砷(gaasp)、砷化铝铟(alinas)、砷化铝镓(algaas)、砷化镓铟(gainas)、磷化镓铟(gainp)及/或磷化镓铟砷(gainasp)。在所述的实施例中，通道层103包括硅。通道层103可以由覆盖基板102的材料层形成。在一些实施例中，材料层包括交替的硅半导体层和硅锗层。在处理过程中，交替的半导体层之一(例如硅锗层)被移除而实质上不移除其他交替的半导体层(例如硅层)，从而产生悬浮结构。剩余的交替半导体层(例如硅层)成为通道层103。如上所述，通道层103形成在插入源极区和漏极区的通道区中。因此，通道层103各自插入并连接相应的一对源/漏极部件105。
70.隔离部件150形成在基板102上方及/或基板102中以隔离各个区域，例如将有源区104与相邻有源区隔离。举例来说，隔离部件150将基鳍103'与相邻的基鳍分离和隔离。在所述的实施例中，隔离部件150围绕基鳍103'。隔离部件150包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(举例来说，包括硅、氧、氮、碳或其他合适的隔离成分)、或上述的组合。隔离部件150可以包括不同的结构，例如浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构及/或硅的局部氧化(locos)结构。在一些实施例中，可以通过蚀刻基板102中的沟槽(举例来说，通过使用干蚀刻工艺及/或湿蚀刻工艺)并用绝缘体材料填充沟槽(举例来说，通过使用化学气相沉积工艺或旋涂玻璃工艺)来形成浅沟槽隔离部件。可以执行化学机械研磨(cmp)工艺以移除过多的绝缘体材料及/或平坦化隔离部件150的顶面。在一些实施例中，可以通过在形成基鳍103'之后在基板102上沉积绝缘体材料来形成浅沟槽隔离部件，使得绝缘体材料层填充基鳍103'之间的间隙(沟槽)，并且回蚀绝缘体材料层以形成隔离部件150。在一些实施例中，隔离部件150包括填充沟槽的多层结构，例如作为设置在衬垫介电层上的块体介电层，其中块体介电层和衬垫介电层包括取决于设计要求的材料(举例来说，包括氮化硅的块体介电层设置位于包括热氧化物的衬垫介电层上)。在一些实施例中，隔离部件150包括设置在掺杂衬垫层(包括例如硼硅酸盐玻璃(bsg)或磷硅玻璃(psg))上方的介电层。
71.如所指出的，栅极结构111设置在有源区104上方(例如在通道区中的通道层103的堆叠上方)。栅极结构111沿y方向(举例来说，与有源区104的纵向方向实质上正交)延伸。栅极结构111定义有源区104的通道区(其容纳通道层103)并确定通道层103沿y方向的长度。
栅极结构111还在通道区的两侧定义了源极区和漏极区(统称为源/漏极区)。栅极结构111接合且围绕通道层103的堆叠，使得电流可以在操作期间在源/漏极区域之间流过。栅极结构111包括栅极电介质160、栅电极162、栅极顶部的硬掩模层109和栅极末端的电介质112。栅极电介质160和栅电极162统称为栅极堆叠106。在所述的实施例中，栅极堆叠106具有沿x方向的尺寸185。在一些实施例中，尺寸185为约5nm至约30nm。在一些实施例中，尺寸185为约8nm至约20nm。如果尺寸185太小，例如小于5nm，则短通道效应(sce)可能太显着；如果尺寸185太大，例如大于30nm，则可能会阻碍微缩的整体目标。
72.栅极堆叠106根据栅极后制工艺、栅极先制工艺或混合栅极后制/栅极先制工艺制造。在栅极后制工艺实施例中，栅极结构111包括随后被金属栅极堆叠取代的虚置栅极堆叠。虚置栅极堆叠包括例如界面层(包括例如氧化硅)和虚置栅电极层(包括例如多晶硅)。在这样的实施方式中，移除虚置栅电极层以形成开口(沟槽)，随后在其中形成栅极电介质160和栅电极162。栅极后制工艺及/或栅极先制工艺可以实施沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺、或上述的组合。沉积工艺包括化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、高密度等离子体化学气相沉积(hdpcvd)、有机金属化学气相沉积(mocvd)、远距等离子体辅助化学气相沉积(rpcvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层化学气相沉积(alcvd)、常压化学气相沉积(apcvd)、电镀、其他合适的方法、或上述的组合。光刻图案化工艺包括光刻胶涂布(举例来说，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影光刻胶、冲洗、干燥(举例来说，硬烘烤)、其他合适的工艺、或上述的组合。或者，光刻曝光工艺由其他方法辅助、实施或替代，例如无掩模光刻、电子束写入或离子束写入。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺、或上述的组合。可以执行化学机械研磨(cmp)工艺以移除栅极电介质160、栅电极162及/或栅极顶部的硬掩模层109的任何多余材料，并平坦化栅极结构111。
73.栅极电介质160共形地设置在各个通道层103上方和周围以及隔离部件150上方，使得栅极电介质160具有实质上均匀的厚度。在所述的实施例中，栅极电介质160直接设置在各个通道层103的每一个上。栅极电介质160包括介电材料，例如氧化硅、高介电常数(高k)介电材料、其他合适的介电材料、或上述的组合。在所述的实施例中，栅极电介质160包括高k介电层，包括例如铪、铝、锆、镧、钽、钛、钇、氧、氮、其他合适的成分、或上述的组合。在一些实施例中，高k介电层包括二氧化铪(hfo2)、硅氧化铪(hfsio)、氮氧硅化铪(hfsion)、氧化铪钽(hftao)、氧化铪钛(hftio)、氧化铪锆(hfzro)、二氧化锆(zro2)、氧化铝(al2o3)、二氧化铪-氧化铝(hfo
2-al2o3)、二氧化钛(tio2)、五氧化二钽(ta2o5)、三氧化二镧(la2o3)、氧化钇(y2o3)、其他合适的高k介电材料、或上述的组合。高k介电材料一般是指介电常数较高的介电材料，例如大于氧化硅(k≈3.9)。在一些实施例中，栅极电介质160还包括设置在高k介电层和相应通道层103和隔离部件150之间的界面层(包括介电材料，例如氧化硅)。
74.栅电极162设置在栅极电介质160上方。栅电极162包括导电材料。在一些实施例中，栅电极162包括多层，例如一层或多层覆盖层、功函数层、粘着/阻挡层及/或金属填充(或体)层。覆盖层可以包括防止或消除栅极电介质160与栅极结构111的其他层(特别是包括金属的栅极层)之间的成分的扩散及/或反应的材料。在一些实施例中，覆盖层包括金属和氮，例如氮化钛(tin)、氮化钽(tan)、氮化钨(w2n)、氮化钛硅(tisin)、氮化钽硅(tasin)、或上述的组合。功函数层可以包括调整为具有期望功函数(例如n型功函数或p型功函数)的
导电材料，例如n型功函数材料及/或p型功函数材料。p型功函数材料包括氮化钛(tin)、氮化钽(tan)、钌(ru)、钼(mo)、铝(al)、氮化钨(wn)、二硅化锆(zrsi2)、二硅化钼(mosi2)、二硅化钽(tasi2)、二硅化镍(nisi2)、其他p型功函数材料、或上述的组合。n型功函数材料包括钛(ti)、铝(al)、银(ag)、锰(mn)、锆(zr)、钛铝(tial)、碳化钛铝(tialc)、碳化钽(tac)、氮碳化钽(tacn)、氮化钽硅(tasin)、钽铝(taal)、碳化钽铝(taalc)、氮化钛铝(tialn)、其他n型功函数材料、或上述的组合。粘着/阻挡层可以包括促进相邻层之间的粘着的材料，例如功函数层和金属填充层，及/或阻止及/或减少例如功函数层的栅极层和金属填充层之间的扩散的材料。举例来说，粘着/阻挡层包括金属(举例来说，钨(w)、铝(al)、钽(ta)、钛(ti)、镍(ni)、铜(cu)、钴(co)、其他合适的金属、或上述的组合)、金属氧化物、金属氮化物(举例来说，氮化钛(tin))、或上述的组合。金属填充层可以包括合适的导电材料，例如铝(al)、钨(w)及/或铜(cu)。硬掩模层109设置在栅电极162上方并且包括任何合适的材料，例如硅、氮及/或碳(举例来说，氮化硅或碳化硅)。
75.栅极结构111还包括邻近(举例来说，沿相应栅极堆叠106的侧壁)相应栅极堆叠106设置的相应栅极间隔件110。栅极间隔件110由任何合适的工艺形成并且包括介电材料。介电材料可以包括硅、氧、碳、氮、其他合适的材料、或上述的组合(举例来说，氧化硅、氮化硅、氮氧化硅或碳化硅)。举例来说，在所述的实施例中，包括硅和氮的介电层，例如氮化硅层，可沉积在基板102上方并且随后进行异向性蚀刻以形成栅极间隔件110。在一些实施例中，栅极间隔件110包括多层结构，例如包括氮化硅的第一介电层和包括氧化硅的第二介电层。在一些实施例中，栅极间隔件110包括多于一组间隔件，例如与栅极堆叠相邻形成的密封间隔件、偏移间隔件、牺牲间隔件、虚置间隔件及/或主间隔件。在此实施例中，不同组的间隔件可以包括具有不同蚀刻速率的材料。举例来说，可以在基板102上沉积包括硅和氧的第一介电层，随后异向性蚀刻以形成邻近栅极堆叠的第一间隔件组，并且可以在基板102上沉积包括硅和氮的第二介电层，随后异向性蚀刻以形成与第一间隔件组相邻的第二间隔件组。可以执行注入、扩散及/或退火工艺，以在形成栅极间隔件110之前及/或之后形成轻掺杂源漏极(ldd)部件及/或重掺杂源漏极(hdd)部件。如上所述，栅极堆叠106具有沿x方向的尺寸185。因此，栅极间隔件110以等于尺寸185的距离彼此隔开。另外，栅极间隔件110具有沿x方向的尺寸183。在一些实施例中，尺寸183为约3nm至约12nm。在一些实施例中，尺寸183为约4nm至约10nm。如果尺寸183太小，例如小于3nm，随后形成的源/漏极部件及/或在其上形成的接触可能太靠近栅极堆叠，从而引起可靠性问题。如果尺寸183太大，例如大于12nm，则源/漏极部件(或相应的接触)的形成面积可能会不必要地减小。
76.外延的源极部件和外延的漏极部件105(称为外延的源/漏极部件105)设置在有源区104的源/漏极区上方，且内间隔件107设置在外延的源/漏极部件105和栅极堆叠106之间。举例来说，半导体材料在基鳍103'上外延成长，形成外延的源/漏极部件105。在所述的实施例中，外延的源/漏极部件105各自沿y方向(在一些实施例中，实质上垂直于有源区104的纵向方向)横向延伸(成长)，使得外延的源/漏极部件105沿y方向具有比基鳍103’更大的横向宽度。在一些实施例中，合并外延的源/漏极部件，使得它们跨越多于一个基鳍结构。外延工艺可以实施化学气相沉积(cvd)沉积技术(举例来说，气相外延(vpe)、超高真空化学气相沉积(uhv-cvd)、低压化学气相沉积(lpcvd)及/或等离子体辅助化学气相沉积(pecvd))、分子束外延、其他合适的选择性外延成长(seg)工艺、或上述的组合。外延工艺可以使用气
体及/或液体前驱物，它们与基鳍103'的成分相互作用。外延的源/漏极部件105可以掺杂n型掺质及/或p型掺质。举例来说，用于n型晶体管的外延的源/漏极部件105包括n型掺质，并且由包括硅及/或碳的外延层形成，其中含硅外延层或含硅碳外延层掺杂磷、砷、其他n型掺质、或上述的组合(举例来说，形成si：p外延层、si：c外延层或si：c：p外延层)。用于p型晶体管的外延的源/漏极部件105包括p型掺质，并且由包括硅及/或锗的外延层形成，其中含硅锗的外延层掺杂有硼、碳、其他p型掺质，或上述的组合(举例来说，形成si：ge：b外延层或si：ge：c外延层)。在一些实施例中，外延源/漏极部件105包括在通道区中实现期望的拉伸应力及/或压缩应力的材料及/或掺质。在一些实施例中，外延的源/漏极部件105在沉积期间通过将杂质添加到外延工艺的源极材料而被掺杂。在一些实施例中，外延的源/漏极部件105通过在沉积工艺之后的离子注入工艺来掺杂。
77.在一些实施例中，执行退火工艺以活化外延的源/漏极部件105及/或其他源/漏极区域，例如重掺杂源漏极(hdd)区域及/或轻掺杂源漏极(ldd)区域中的掺质。在一些实施例中，在外延的源/漏极部件105上形成硅化物层115。在一些实施例中，通过在外延的源/漏极部件105上方沉积金属层来形成硅化物层。金属层包括适合于促进硅化物形成的任何材料，例如如镍、铂、钯、钒、钛、钴、钽、镱、锆、其他合适的金属、或上述的组合。然后加热纳米片基装置100(举例来说，进行退火工艺)，使外延的源/漏极部件105的成分(举例来说，硅及/或锗)与金属反应。硅化物层因此包括金属和外延的源/漏极部件105的成分(举例来说，硅及/或锗)。在一些实施例中，硅化物层包括硅化镍、硅化钛或硅化钴。任何未反应的金属，例如金属层的剩余部分，通过任何合适的工艺，例如蚀刻工艺，被选择性地移除。在一些实施例中，硅化物层和外延的源/漏极部件105统称为外延的源/漏极部件。
78.多层内连线(mli)部件设置在基板102上方。多层内连线(mli)部件电性耦合各种装置(举例来说，p型晶体管、n型晶体管、其他晶体管、电阻、电容及/或电感)及/或组件(举例来说，纳米片基装置100的栅极结构111及/或源/漏极部件105)，使得各种装置及/或组件可以按照纳米片基装置100的设计要求所指定的方式操作。多层内连线(mli)部件配置包括介电层(例如作为层间介电(ild)层152、层间介电层154和层间介电层156)和导电层(举例来说，源/漏极接触(或装置级接触)114s、114d(源极接触114s、漏极接触114d)、源极通孔116、漏极通孔118、栅极通孔122、金属线120、124、126)以形成各种内连线结构。配置导电层以形成垂直内连线部件(例如源/漏极接触、通孔)及/或水平内连线部件(例如导线)。垂直内连线部件通常连接多层内连线(mli)部件的不同层(或不同平面)中的水平内连线部件。在纳米片基装置100的操作期间，配置内连线部件，以于装置之间及/或于纳米片基装置100的组件之间路由信号及/或将信号(举例来说，时钟脉冲信号、电压信号及/或接地信号)分配到纳米片基装置100的装置及/或组件。应注意的是，尽管多层内连线(mli)部件被描述为具有给定数量的介电层和导电层，但本公开考虑具有更多或更少的介电层及/或导电层的多层内连线(mli)部件。
79.如上所述，多层内连线(mli)部件包括一层或多层介电层，例如设置在基板102上方的层间介电层152(ild-0)、设置在层间介电层152上方的层间介电层154(ild-1)、层间介电层156(ild-2)，以及设置在层间介电层156上的额外层间介电层(图未显示)。层间介电层152、154、156包括介电材料，包括例如氧化硅、氮化硅、氮氧化硅、四乙基正硅酸盐(teos)形成的氧化物、磷硅玻璃(psg)、硼磷硅玻璃(bpsg)、低介电常数(低k)介电材料、其他合适的
介电材料、或上述的组合。示例性的低k介电材料包括氟硅酸盐玻璃(fsg)、碳掺杂的氧化硅、black(购自applied materials,santa clara,california)、干凝胶(xerogel)、气凝胶(aerogel)、非晶氟化碳、聚对二甲苯(parylene)、双苯并环丁烯(bcb)、silk(购自dow chemical,midland,michigan)、聚酰亚胺(polyimide)、其他低k介电材料、或上述的组合。在所述的实施例中，层间介电层152、154、156是包括低k介电材料的介电层(通常称为低k介电层)。在一些实施例中，低k介电材料通常是指介电常数(k)小于3的材料。层间介电层152、154、156可以包括具有多种介电材料的多层结构。多层内连线(mli)部件还可包括设置在层间介电层152、154、156之间的一个或多个接触蚀刻停止层(cesl)，例如设置在层间介电层152和层间介电层154之间的接触蚀刻停止层、设置在层间介电层154和层间介电层156之间的接触蚀刻停止层、设置在层间介电层156和额外层间介电层(图未显示)之间的接触蚀刻停止层。在一些实施例中，接触蚀刻停止层设置在基板102及/或隔离部件150与层间介电层152之间。接触蚀刻停止层包括不同于层间介电层152、154、156的材料，例如不同于层间介电层的介电材料的介电材料。举例来说，在层间介电层152、154、156包括低k介电材料的情况下，接触蚀刻停止层包括硅和氮，例如氮化硅或氮氧化硅。层间介电层152、154、156通过例如化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、高密度等离子体化学气相沉积(hdpcvd)、有机金属化学气相沉积(mocvd)、远距等离子体辅助化学气相沉积(rpcvd)、等离子体辅助化学气相沉积(pecvd)、低压化学气相沉积(lpcvd)、原子层化学气相沉积(alcvd)、常压化学气相沉积(apcvd)、电镀、其他合适的方法、或上述的组合的沉积工艺在基板102上形成。在一些实施例中，层间介电层152、154、156通过流动式化学气相沉积(fcvd)工艺形成，流动式化学气相沉积(fcvd)工艺包括例如在基板102上沉积可流动材料(例如液态化合物)，并通过合适的技术，例如热退火及/或紫外线辐射处理，将可流动材料转换成固体材料。沉积层间介电层152、154、156之后，执行化学机械研磨(cmp)工艺及/或其他平坦化工艺，使得层间介电层152、154、156具有实质上平坦的表面。
80.源极接触114s和漏极接触114d(统称为源/漏极接触)设置在层间介电层152中以形成多层内连线(mli)部件的一部分。源/漏极接触114s和114d(源极接触114s和漏极接触114d)将集成电路装置部件，例如p型晶体管和n型晶体管的部件，电性耦合及/或物理耦合到多层内连线(mli)部件的其他组件，例如多层内连线(mli)部件的源极通孔116和漏极通孔118。举例来说，源/漏极接触114s和114d(源极接触114s和漏极接触114d)是金属到装置(metal-to-device，md)接触，其通常指对装置的例如源/漏极区域的导电区域的接触。源/漏极接触114s和114d(源极接触114s和漏极接触114d)延伸穿过层间介电层152，但本公开考虑源/漏极接触114s和114d(源极接触114s和漏极接触114d)延伸穿过多层内连线(mli)部件的更多层间介电层及/或接触蚀刻停止层的实施例。
81.源/漏极接触114s和114d(源极接触114s和漏极接触114d)包括任何合适的导电材料，例如钽(ta)、钛(ti)、铝(al)、铜(cu)、钴(co)、钨(w)、钌(ru)、氮化钛(tin)、氮化钽(tan)、其他合适的导电材料、或上述的组合。可以组合各种导电材料以提供具有各种层的源/漏极接触114s和114d(源极接触114s和漏极接触114d)，例如阻挡层、粘着层、衬垫层、体层、其他合适的层、或上述的组合。在一些实施例中，源/漏极接触114s及/或114d(源极接触114s及/或漏极接触114d)包括纯钨(w)、纯钌(ru)、或上述的组合；以及在源/漏极接触114s及/或114d(源极接触114s及/或漏极接触114d)上不形成阻挡层、粘着层、衬垫层或体层。举
例来说，源/漏极接触114s及/或114d(源极接触114s及/或漏极接触114d)直接接触层间电介质152而没有任何中间层。在一些实施例中，没有阻挡层允许最大化源/漏极接触的尺寸，从而最小化其中的电阻。在一些实施例中，源/漏极接触114s和114d(源极接触114s和漏极接触114d)通过图案化层间介电层152来形成。图案化层间介电层152可以包括光刻工艺及/或蚀刻工艺以在层间介电层152中形成开口(沟槽)，例如接触开口。在一些实施例中，光刻工艺包括在层间介电层152上方形成光刻胶层，将光刻胶层暴露于图案化辐射，以及显影曝光的光刻胶层，从而在层间介电层152中形成可用作蚀刻开口的掩模元件的图案化光刻胶层。蚀刻工艺包括干蚀刻工艺、湿蚀刻工艺、其他蚀刻工艺、或上述的组合。此后，用一种或多种导电材料填充开口。可通过物理气相沉积(pvd)、化学气相沉积(cvd)、原子层沉积(ald)、电镀、无电电镀、其他合适的沉积工艺、或上述的组合来沉积导电材料。此后，可以通过例如化学机械研磨(cmp)工艺的平坦化工艺移除任何多余的导电材料，从而平坦化层间介电层152的顶面和源/漏极接触114s和114d的顶面。
82.形成金属线(导线)120、124和126以电性耦合及/或物理耦合到各种其他装置及/或电压。在所述的实施例中，金属线(导线)120、124和126沿x方向延伸并且平行于有源区104的纵向方向。在一个示例中，金属线120是通过源极通孔116和源极接触114s耦合到源极部件105的电源线(例如vdd、vss)。在进一步的示例中，金属线124可以是通过漏极通孔118和漏极接触114d耦合到漏极部件105的位元线。此外，金属线126可以是通过栅极通孔122耦合到栅极堆叠106的字元线。在所述的实施例中，金属线(导线)120、124和126形成在相同的金属层(例如m0层)中)。或者，导线120、124和126可以形成在不同的金属层中。在一些实施例中，多层内连线(mli)部件进一步包括在与导线120、124和126实质上正交的方向上延伸以形成不同金属层的导线。根据纳米片基装置100的设计要求，本公开考虑源/漏极接触114s和114d(源极接触114s和漏极接触114d)、通孔116、118、导线120、124和126及/或额外导电部件的不同配置。在所述的实施例中，金属线120沿y方向可以比金属线124宽。通常，金属线的电阻与金属线的宽度直接相关。源极侧的电阻对装置性能的影响可能比漏极部件上的电阻更大。因此，增加金属线120的宽度而不增加金属线124的宽度可能是有益的。此外，在一些实施例中，一个源极部件可以馈入两个或更多个漏极部件。与漏极侧相比，此类设计在源极侧可能需要更高的电压水平及/或更高的电流水平，这可以通过例如使用馈入源极部件的更宽的金属线(例如金属线120)，而不是馈入到漏极部件的金属线(例如金属线124)。导线可以包括任何合适的导电材料，例如钽(ta)、钛(ti)、铝(al)、铜(cu)、钴(co)、钨(w)、钌(ru)、氮化钛(tin)、氮化钽(tan)、其他合适的导电材料、或上述的组合。在一些实施例中，金属线包括纯钨(w)、纯钌(ru)、或上述的组合；并且在导线上不形成阻挡层、粘着层、衬垫层或体层，使得导线的体积最大化，电阻最小化。
83.如上所述，形成通孔部件以垂直连接不同金属层的导电部件。举例来说，源极通孔116将源极接触114s连接到金属线120；漏极通孔118将漏极接触114d连接到金属线124；栅极通孔122将栅极堆叠106连接到金属线126。如图1g所示，源极通孔116具有沿x方向的宽度尺寸186和沿y方向的长度尺寸188。在一些实施例中，宽度尺寸186可类似于长度尺寸188。举例来说，宽度尺寸186与长度尺寸188的比率为约1：1.2至约1.2：1。因此，源极通孔116可以具有类似于圆形、椭圆形、正方形或具有圆角的正方形的形状。举例来说，具有这样的对称轮廓可能是最具成本效益的。在所述的实施例中，源极通孔116具有类似于具有圆角的正
方形的形状。如稍后所述，在一些实施例中，源极通孔116可位于单元边界上，使得源极通孔116可邻接相邻单元的另一个源极通孔116，从而形成组合源极通孔116'。换句话说，组合源极通孔116'在纳米片基装置100和相邻装置之间共用。因此，组合源极通孔116'具有沿x方向的宽度尺寸186和沿y方向的等于长度尺寸188两倍的长度尺寸189。在一些实施例中，长度尺寸189与宽度尺寸186的比率可能大于2：1。因此，组合源极通孔116'可以具有类似于矩形、具有圆角的矩形、椭圆形或粗线的轮廓。漏极通孔118具有沿x方向的宽度尺寸190和长度尺寸192。在一些实施例中，长度尺寸192与宽度尺寸190的比率可为约1.2：1至约1：1.2。此外，栅极通孔122具有沿x方向的宽度尺寸194和沿y方向的长度尺寸196。在一些实施例中，长度尺寸196与宽度尺寸194的比率可为约1.2：1至约1：1.2。在所述的实施例中，漏极通孔118及/或栅极通孔122不在单元的边界上并且不邻接另一个漏极通孔或另一个栅极通孔122。因此，漏极通孔118和栅极通孔122可以各自有正方形、带圆角的正方形、圆形或椭圆形。
84.如上所述，源极通孔116(或组合源极通孔116')连接到金属线120，漏极通孔118连接到金属线124。通孔部件可以包括任何合适的导电材料，例如钽(ta)、钛(ti)、铝(al)、铜(cu)、钴(co)、钨(w)、钌(ru)、氮化钛(tin)、氮化钽(tan)、其他合适的导电材料、或上述的组合。在一些实施例中，源极通孔116、漏极通孔118及/或栅极通孔122各自包括纯钨(w)、纯钌(ru)、或上述的组合；并且阻挡层、粘着层、衬垫层或体层不形成在通孔部件上。因此，源极通孔116、漏极通孔118及/或栅极通孔122直接与围绕它们的层间介电层接合。结果，通孔部件的体积被最大化，并且其中的电阻被最小化。在一些实施例中，源极通孔116(或组合源极通孔116')的尺寸和漏极通孔118沿y方向的尺寸与覆盖在其上的相应金属线的尺寸匹配。举例来说，源极通孔116的长度尺寸188(或源极通孔116'在单元边界上时，源极通孔116'的尺寸189)与金属线120沿y方向的宽度尺寸相匹配；并且漏极通孔118的长度尺寸192与金属线124的宽度尺寸相匹配。这种配置提供了最小化的电阻，而不会不必要地增加芯片占用空间。举例来说，当金属线和通孔部件之间的界面的表面积最大化时，接触电阻最小化。这在沿y方向的相应尺寸匹配时实现。通孔部件的尺寸小于相应金属线的尺寸会增加电阻；而通孔部件的尺寸大于相应金属线的尺寸会导致芯片占用空间的不必要增加，而没有有效降低电阻的好处。
85.因此，由于金属线120的宽度尺寸大于金属线124的宽度尺寸，源极通孔116可以具有比漏极通孔118更大的长度尺寸。在一些实施例中，金属线120的宽度尺寸与金属线124的宽度尺寸的比率为约1.3：1至约10：1。如果上述比率太小，例如小于1.3：1，金属线120可能具有不足以允许足够的工作电流的高电阻；如果上述比率太大，例如大于10：1，金属线124可能反而太细，使得金属线124成为工作电流的瓶颈，并且也限制了整体装置性能。尺寸188与长度尺寸192的比率可为约1.15：1至约5：1。在源极通孔116在单元边界上的情况下，尺寸189与长度尺寸192的比率可以是约1.3：1至约10：1。换句话说，源极通孔(或组合源极通孔)沿y方向的长度尺寸与漏极通孔沿y方向的长度尺寸之比可为约1.15：1至约10：1.如果尺寸189与长度尺寸192的比例太小，例如小于1.3：1，或者比例太大，例如大于10：1，则通孔的尺寸不再匹配对应金属线的尺寸。因此，不是电阻可能没有被优化，就是部件可能占据不必要的大芯片占用空间。在一些实施例中，源极通孔沿x方向的宽度尺寸类似于漏极通孔118的宽度尺寸。因此，源极通孔116(或组合源极通孔116')的尺寸(举例来说，沿x-y平面的剖面
的表面积)与漏极通孔118的尺寸的比率可为约1.15：1至约10：1。
86.在一些实施例中，漏极通孔118具有大于栅极通孔122的面积。举例来说，漏极通孔118的尺寸与栅极通孔122的尺寸的比率可为约1.1：1至约3：1。如果上述比值太小，例如小于1.1：1，则栅极通孔122可能太大而无法完全适配到栅极堆叠上，或者漏极通孔118可能太小而无法获得优化的电阻。反之，如果比率过大，例如大于3：1，则栅极通孔122可能会过小，以致其中的高电阻可能成为操作的瓶颈。在一些实施例中，漏极通孔118和栅极通孔具有相似的轮廓。因此，漏极通孔118的尺寸与栅极通孔122的尺寸可以为约1.7：1至约1.05：1。此外，栅极通孔194的宽度尺寸小于栅极堆叠106的宽度。栅极通孔122的较小尺寸有利于提高装置布线效率，最终有利于提高装置性能。举例来说，如上所述，栅极堆叠106位于两个栅间隔件110之间，栅间隔件110分别与有源区中的源极接触114s和漏极接触114d直接连接。此外，源极接触114s和漏极接触114d每个都延伸至栅极堆叠106的顶面之上。因此，降落(且直接接触)在有源区中的栅极堆叠106的栅极通孔122至少具有沿y方向夹设在源极接触114s和漏极接触114d之间的下部。在不实施本文公开的实施例的一些实施例中，栅极通孔122具有比栅极堆叠106的尺寸185更大的宽度尺寸194。换句话说，栅极通孔122部分地形成在栅极间隔件110的顶面上，并且非常接近(例如在2nm内)源极接触114s或漏极接触114d。任何无意的未对准都可能导致源极或漏极接触与栅极通孔122之间的短路。虽然将栅极通孔122设计为位于有源区104之外，但确实减轻这种短路风险(例如将栅极通孔122设计在夹设于隔离部件150之间的部分栅极堆叠106上，使得栅极通孔122和源/漏极接触114s和114d沿y方向偏移)，排除从有源区放置栅极通孔122可能导致不利影响。举例来说，如上所述，栅极通孔122连接到特定金属线(例如金属线126)。因此，栅极通孔122的位置要求金属线126布线穿过栅极通孔122的顶面。由于同一金属层中的金属线通常沿平行方向延伸以避免彼此交叉和短路，所以其他金属线进一步受到栅极通孔122的位置的间接限制。这种限制阻挡了设计选项的子集(subset)，例如关于用于输入及/或输出目的的金属线的布置。在积极微缩的集成电路芯片中，对设计选项的这种限制有时意味着降低金属线封装密度及/或降低布线效率，这会导致额外的工艺成本。相比之下，根据本公开，宽度尺寸194小于尺寸185。因此，整个栅极通孔122可以放置在栅极堆叠的顶面上而不会侵入栅极间隔件。换句话说，即使放置在有源区上且直接位于源极接触114s和漏极接触114d之间，仍然有适当的余量(例如对应于栅极间隔件110的尺寸183)以避免短路。这种改进的工艺余量使得那些原本被排除在外的设计能够在必要时被适当地采用。在一些实施例中，宽度尺寸194与尺寸185的比值可为约0.5至约0.95。如果上述比值太小，例如小于0.5，则可能会导致栅极通孔内的电阻过高；而如果上述比值太大，例如大于0.95，则可能没有足够的工艺余量来确保栅极通孔完全降落在栅极堆叠上而不会侵入栅极间隔件并引起短路问题。
87.如上所述，通过实施例所描述的结构和方法，栅极通孔122的位置不再受到限制。在图1a-图1c的描述的实施例中，栅极通孔122形成在有源区104正上方的栅极堆叠106上。举例来说，栅极通孔122沿z方向的投影落在有源区104上(或与有源区104整体重叠)、换句话说，栅极通孔122的投影和有源区104的沿z方向的投影在x-y平面上重叠。在一些实施例中，参考图1e，栅极通孔122可替代地被配置为部分地在有源区104上方并且部分地在隔离部件150上方。举例来说，栅极通孔122沿z方向的投影部分地落在有源区104上，且部分地落在有源区104上。位于隔离部件150上。换句话说，栅极通孔122沿z方向的投影与有源区104
的边界重叠。在一些实施例中，如图1f所示，栅极通孔122可替代地被配置为完全离开有源区104，且完全在隔离部件150上。举例来说，栅极通孔122沿z方向的投影完全离开有源区104。换句话说，栅极通孔122沿z方向的投影和有源区104的投影彼此不重叠。因此，消除了上述关于栅极通孔122的置放的限制。因此有更多的设计选项可用，从而可以优化金属线布线效率。
88.图2a-图2d显示实现本公开的结构的装置200，例如前述关于图1a到图1g描述的内容。在所述的实施例中，装置200包括多个互补式金属氧化物半导体(cmos)装置并形成两个存储器单元(memory cell)，例如反及(nand)单元130a和反相器单元130b。使用隔离金属氧化物半导体场效晶体管(mosfet)沿x方向将存储器单元与每个相邻单元分开。隔离金属氧化物半导体场效晶体管(mosfet)的细节已在发明人廖忠志(jhon jhy liaw)先生的美国专利第9613953号，发明名称为“半导体装置、半导体装置布局和制造半导体装置的方法(semiconductor device,semiconductor device layout,and method of manufacturing semiconductor device)”；发明人廖忠志(jhon jhy liaw)先生的美国专利第9805985号，发明名称为“制造半导体装置的方法和半导体装置(method of manufacturing semiconductor device and semiconductor device)”；以及发明人廖忠志(jhon jhy liaw)先生的美国专利第9793273号，发明名称为“包括具有共形介电层的金属栅极扩散中断结构的鳍基半导体装置(fin-based semiconductor device including a metal gate diffusion break structure with a conformal dielectric layer)中进行了详细描述，各专利都通过引用整体并入本文。此外，发明人廖忠志(jhon jhy liaw)先生的美国专利第8952547号，发明名称为“具有在第一/第二介电层中形成的第一/第二接触的接触结构的半导体装置及其形成方法(semiconductor device with contact structure with first/second contacts formed in first/second dielectric layers and method of forming same)”和发明人廖忠志(jhon jhy liaw)先生美国专利第9564433号，发明名称为“具有改良接触结构的半导体装置及其形成方法(semiconductor device with improved contact structure and method of forming same)”提供了关于通孔和接触实施的进一步细节，并且也通过引用整体并入本文。
89.如图2a-图2d所示，装置200包括多个装置区域，每个装置区域类似于前述关于图1a到图1g描述的纳米片基装置100。举例来说，装置200包括基板区140a和基板区140b。在所述的实施例中，基板区140a和140b沿y方向彼此邻接。基板区140a和140b可以各自类似于纳米片基装置100的基板区140(或掺杂区140)。如上所述，基板区140a和140b可以是掺杂的。在一些实施例中，基板区140a和基板区140b具有相反类型的掺质。举例来说，在所描述的实施例中，基板区140a包括p型掺质，并且配置用于n型晶体管；而基板区140b包括n型掺质，并且配置用于p型晶体管。基板区140a包括反及(nand)单元130a的一部分和反相器单元130b的一部分。基板区140b包括反及(nand)单元130a的另一部分和反相器单元130b的另一部分。
90.在一些实施例中，反及(nand)单元130a包括互补式金属氧化物半导体(cmos)，其具有在基板区140a上的n型金属氧化物半导体(nmos)部分和在基板区140b上的p型金属氧化物半导体(pmos)部分。基板区140a上的n型金属氧化物半导体(nmos)部分包括有源区104a，该有源区104a大体上类似于前述关于图1a到图1d描述的有源区104。举例来说，有源
区104a沿x方向纵向延伸。有源区104a可以包括形成在基鳍103'上的半导体层(例如通道层)103的堆叠。在所述的实施例中，通道层(半导体层)103的堆叠可以各自具有相同的横向宽度180a、相同的厚度182a，并且通过间隔184a彼此垂直地分开。横向宽度180a、厚度182a和间隔184a可各自与以上关于图1c描述的横向宽度180、厚度182和间隔184相似。然而，在其他实施例中，通道层(半导体层)103的横向宽度180a、厚度182a以及垂直相邻的通道层(半导体层)103之间的间隔184a可分别与横向宽度180、厚度182和间隔184彼此相同或不同。在所述的实施例中，有源区104a连续地延伸跨过反及(nand)单元130a和相邻的反相器单元130b。栅极部分210a形成在有源区104a上，沿y方向延伸。栅极部分210a包括栅极堆叠部分106a(包括栅极电介质160a和栅电极162a)，其通常类似于图1a-图1d所述的栅极堆叠106。举例来说，栅极堆叠部分106a可以具有沿x方向的尺寸185。在所述的实施例中，栅极堆叠部分106a配置用于n型金属氧化物半导体(nmos)晶体管。因此，栅极堆叠部分106a可以包括n型功函数金属层。栅极部分210a包括栅极间隔件110和栅极末端的电介质112。栅极部分210a定义有源区104a的通道区，以及通道区两侧的源/漏极区。源/漏极部件105a形成在源/漏极区中，并且上述通道层(半导体层)103的叠层形成在有源区104a的通道区中，使得通道层(半导体层)103各自连接一对源/漏极部件105a。源/漏极接触114a、114c形成在源/漏极部件105a上。源/漏极接触114a通常类似于关于图1a-图1d所述的源极接触114s；并且源/漏极接触114c通常类似先前关于图1a-图1d所述的漏极接触114d。
91.如上所述，互补式金属氧化物半导体(cmos)还包括形成在基板区140b上的p型金属氧化物半导体(pmos)部分。互补式金属氧化物半导体(cmos)的p型金属氧化物半导体(pmos)部分形成在有源区104b上。有源区104b沿x方向纵向延伸并且通常类似于有源区104a并且类似先前关于图1a-图1d所述的有源区104。举例来说，有源区104b包括形成在基鳍103'上方的通道层(半导体层)103的堆叠。在所述的实施例中，通道层(半导体层)103的堆叠可以各自具有相同的横向宽度180b、相同的厚度182b，并且通过间隔184b彼此垂直地分开。在一些实施例中，横向宽度180b可以大于横向宽度180a。在一些实施例中，有源区104a和104b的不同横向宽度能够平衡p型金属氧化物半导体(pmos)和n型金属氧化物半导体(nmos)晶体管中的电流水平，从而提高装置性能。
92.此外，有源区104b跨越反及单元130a和反相器单元130b(存储器单元)连续延伸。栅极部分210b形成在有源区104b上并沿y方向延伸。栅极部分210a和栅极部分210b可以是连续栅极结构的两个连接部分。举例来说，栅极部分210b包括栅极堆叠部分106b和栅极间隔件110的一部分。栅极堆叠部分106b连接到栅极堆叠部分106a并与栅极堆叠部分106a对齐，从而形成连续的栅极堆叠。栅极堆叠部分106b(包括栅极电介质160b和栅电极162b)大体上类似于上面关于先前关于图1a-图1d所述的栅极堆叠106。举例来说，栅极堆叠部分106b可以具有沿x方向的尺寸185。此外，在所述的实施例中，栅极部分210b配置用于p型金属氧化物半导体(pmos)。因此，栅极堆叠部分106b还包括p型功函数金属层。此外，栅极部分210b还包括在栅极堆叠部分106b的末端(例如与栅极部分210a的栅极末端的电介质112的相对末端)上的栅极末端的电介质112。栅极部分210b定义有源区104b的通道区，以及通道区两侧的源/漏极区。源/漏极部件105b形成在源/漏极区域中，使得通道层(半导体层)103的堆叠各自连接一对源/漏极部件105b。源/漏极接触114b、114d形成在源/漏极部件105b上。源/漏极接触114b通常类似于先前关于图1a-图1d所述的源极接触114s；并且源/漏极接
触114d通常类似于先前关于图1a-图1d所述的漏极接触114d。
93.此外，反及(nand)单元130a包括另一栅极结构，其具有在基板区140a上的栅极部分220a和在基板区140b上的栅极部分220b。栅极部分220a和220b各自形成在相应的有源区104a和104b上(例如在相应的通道层(半导体层)103的堆叠上)。栅极部分220a和220b分别包括栅极堆叠106c和栅极堆叠106d。栅极堆叠部分106c通常类似先前关于图2a-图2d所述的栅极堆叠部分106a；并且栅极堆叠部分106d通常类似先前关于图2a-图2d所述的栅极堆叠部分106b。在所述的实施例中，栅极堆叠部分106c和106d都可以具有沿x方向的尺寸185。栅极部分220a和220b还各自包括栅极间隔件110、栅极末端的电介质112和栅极顶部的硬掩模层109a。源/漏极部件105a形成在有源区104a的源/漏极区中，使得有源区104a上的通道层(半导体层)103的堆叠各自连接一对源/漏极部件105a。源/漏极部件105b形成在有源区104b的源/漏极区中，使得有源区104b上的通道层(半导体层)103的堆叠各自连接一对源/漏极部件105b。在所述的实施例中，源/漏极部件105a的其中之一(例如形成在栅极部分210a和栅极部分220a之间的源/漏极部件105a)在操作中用作漏极部件，且因此在说明书中被称为“共用漏极105a”。上述共用漏极105a由形成在栅极部分210a和栅极部分220a上的两个相邻n型金属氧化物半导体(nmos)晶体管共用。类似地，源/漏极部件105b的其中之一(例如形成在栅极部分210b和栅极部分220b之间的源/漏极部件105a)也在操作中用作漏极部件，因此在本说明书中被称为“共用漏极105b”。上述共用漏极105b由形成在栅极部分210b和栅极部分220b上的两个相邻p型金属氧化物半导体(pmos)晶体管共用。源/漏极接触114c、114e形成在源/漏极部件105a上，其中源/漏极接触114c形成在共用漏极105a上，且由两个相邻的n型金属氧化物半导体(nmos)晶体管共用；源/漏极接触114d、114f形成在源/漏极部件105b上，其中源/漏极接触114d形成在共用漏极105b上，且由两个相邻的p型金属氧化物半导体(pmos)晶体管共用。
94.源极通孔116a、116b、116c分别形成在源/漏极接触114a、114b、114e上；漏极通孔118a、118b分别形成在源/漏极接触114c、114f上。此外，栅极通孔122a和122b分别形成在栅极堆叠106a和106c/106d上。源极通孔116a、116b、116c各别通常类似先前关于图1a-图1g所述的源极通孔116。举例来说，如先前关于图1g所述的，源极通孔116a、116b、116c中的一个或多个可以邻接相邻存储器单元的源极通孔，从而形成组合源极通孔116a'、116b'及/或116c'。组合源极通孔116a'、116b'及/或116c'可以具有类似于矩形、具有圆角的矩形或粗线的轮廓。此外，组合源极通孔的长度尺寸189(参见图1g)可以匹配覆盖在其上的金属线(例如金属线120a和120b)的尺寸。漏极通孔118a、118b通常类似先前关于图1a-图1g所述的漏极通孔118。举例来说，漏极通孔118a、118b可以具有类似于正方形、具有圆角的正方形、圆形或椭圆形的轮廓。此外，漏极通孔118a、118b的尺寸与覆盖在其上的金属线(例如金属线124a和124b)的尺寸相匹配。
95.栅极通孔122a和122b通常类似先前关于图1a-图1g所述的栅极通孔122。举例来说，栅极通孔122a和122b可各自具有沿y方向的长度尺寸196和沿x方向的宽度尺寸194。长度尺寸196与宽度尺寸194的比率可为约1.2：1至约1：1.2。在一些实施例中，栅极通孔122a和122b可以具有圆形或椭圆形。在一些实施例中，栅极通孔122a和122b各自具有宽度尺寸194和长度尺寸196。如上所述，宽度尺寸194可以小于栅极堆叠106a、106b、106c和106d的宽度尺寸185.因此，在一些实施例中，整个栅极通孔122a和122b形成在相应的栅极堆叠上。虽
然图2a-图2d说明在栅极部分106a上整体形成的栅极通孔122a，但栅极通孔122a可替代地整体形成在栅极堆叠部分106b上，或者可部分地形成在栅极堆叠部分106a上且部分地形成在栅极堆叠部分106b上。同样，虽然图2a-图2d显示部分形成在栅极堆叠部分106c和栅极堆叠部分106d上的栅极通孔122b，但栅极通孔122b可替代地完全形成在栅极堆叠部分106c上或完全形成在栅极堆叠部分106d上。
96.此外，如先前关于图1a-图1g所述的，栅极通孔122a和122b可以各自独立地放置在相应的栅极堆叠部分106a、106b或栅极堆叠部分106c、106d上的任何位置。举例来说，在所述的实施例中，栅极通孔122a整体地放置在有源区104a上方的栅极堆叠部分106a的一部分上。换句话说，栅极通孔122a沿z方向朝向基板的投影完全位于有源区104a内。栅极通孔122b整体地放置在隔离部件150上方的栅极堆叠的一部分上，使得栅极通孔122b沿y方向从有源区104a和104b偏移(并且还从源/漏极部件和源/漏极接触偏移)。换句话说，栅极通孔122b沿z方向朝向基板的投影完全落在有源区(例如有源区104a和104b)之外。或者，栅极通孔122a可以整体放置在隔离部件150上方的栅极堆叠的一部分上。换句话说，栅极通孔122a沿z方向朝向基板的投影完全位于有源区之外。又或者，栅极通孔122a可以部分地放置在有源区(例如有源区104a或104b)上方的栅极堆叠的一部分上，且部分地放置在有源区104a和104b之间的隔离部件150上方的栅极堆叠的另一部分上。换句话说，栅极通孔122a沿z方向朝向基板的投影落在有源区的边界上。类似地，替代隔离部件150上方的栅极堆叠部分，栅极通孔122b可整体地放置在有源区(例如有源区104a或104b)上方的栅极堆叠的一部分上；或者可部分地放置在有源区上方的栅极堆叠的一部分上且部分地放置在有源区104a和104b之间的隔离部件上方的栅极堆叠的另一部分上。在设计阶段自由选择栅极通孔122a和122b位置的能力而无需担心与源/漏极接触或源/漏极通孔短路，这为设计人员提供了最大化装置200上金属线的布线效率的机会，同时保持装置的完整性。因此，可以提高整体装置性能。
97.此外，源极通孔116a连接到金属线120a(例如vdd线)，源极通孔116b连接到金属线120b(例如vss线)，漏极通孔118a连接到金属线124a，漏极通孔118b连接到金属线124b，栅极通孔122a连接到金属线126a(例如字元线)，栅极通孔122b连接到金属线126b(例如字元线)。金属线120a和120b中的每一个都类似如先前关于图1a-图1d所述的金属线120。金属线124a、124b中的每一个都类似如先前关于图1a-图1d所述的金属线124；并且金属线126a类似如先前关于图1a-图1d所述的金属线126。金属线128a、金属线128b和金属线128c设置在层间介电层156中并且可以连接至反及(nand)单元130a及/或反相器单元130b的通孔、源/漏极接触、栅极、源/漏极等。
98.在一些实施例中，装置200包括反相器单元130b。反相器单元130b可以包括跨越有源区104a和有源区104b的栅极结构。举例来说，栅极结构包括形成在基板区140a中的有源区104a上的栅极部分230a和形成在基板区140b中的有源区104b上的栅极部分230b。栅极部分230a和230b各自定义相应有源区104a和104b的通道区，以及相应通道区两侧的源/漏极区。栅极结构包括基板区140a上的栅极堆叠部分106e和基板区140b上的栅极堆叠部分106f。栅极堆叠部分106e和106f中的每一个都可类似如先前关于图1a-图1g所述的栅极堆叠106。举例来说，栅极堆叠106e、106f可以各自具有沿x方向的宽度的尺寸185。栅极堆叠106e可以包括n型功函数层；并且栅极堆叠106f可以包括p型功函数层。在通道区中形成悬
浮通道层103。源/漏极部件105a形成在有源区104a的源/漏极区中；源/漏极部件105b形成在有源区104b的源/漏极区中。源极接触114h形成在源/漏极部件105a上，源极接触114i形成在源/漏极部件105b上。在所述的实施例中，漏极接触114g形成在源/漏极部件105a和105b上并且跨越源/漏极部件105a和105b。换句话说，漏极接触114g是基板区140a上的n型金属氧化物半导体(nmos)晶体管和基板区140b上的p型金属氧化物半导体(pmos)晶体管之间的共用漏极接触。源极通孔116d和116e分别形成在源极接触114h和114i上。漏极通孔118c形成在漏极接触114g上。在一些实施例中，源极通孔116d和116e中的每一个都类似如先前关于图1a-图1g所述的源极通孔116；并且漏极通孔118c类似如先前关于图1a-图1g所述的漏极通孔118。举例来说，源极通孔116d和116e形成在单元边界上并且每个都邻接相邻存储器单元的另一个源极通孔，从而分别形成组合源极通孔116d'和116e'。在所述的实施例中，栅极通孔122c形成在栅极堆叠106f上。栅极通孔122c可以类似如先前关于图1a-图1g所述的栅极通孔122。举例来说，栅极通孔122c可以具有沿y方向的长度尺寸196和沿x方向的宽度尺寸194。长度尺寸196可类似于宽度尺寸194。举例来说，长度尺寸196与宽度尺寸194的比率可为约1：1.2至约1.2：1。在一些实施例中，宽度尺寸194大于栅极堆叠106f的尺寸185。因此，类似于关于图1a-图1g所示的实施例，栅极通孔122c可以放置在栅极堆叠部分106e和106f上的任何位置，例如完全在有源区104a上方、完全在有源区104b上方、完全在隔离部件150上方、部分在有源区104a上方、部分在有源区104b上方，或部分在隔离部件150上方。换句话说，对沿y方向的栅极通孔122c的放置没有限制。如上所述，这种自由度提供了更有效的金属线布线和改善的封装密度。
99.如上所述，虽然栅极通孔122a、122b和122c显示为位于装置200的某个位置，但它们每个都可以放置在它们各自的栅极堆叠上的任何位置，这取决于设计要求(例如改善金属线布线效率)。因此，栅极通孔122a、122b和122c中的每一个可以在彼此相同或不同的位置上。
100.反及(nand)单元130a和反相器单元130b均包括形成在单元边界上的隔离金属氧化物半导体场效晶体管(mosfet)。举例来说，反及(nand)单元130a可以包括在反及(nand)单元130a的一侧上的隔离金属氧化物半导体场效晶体管(mosfet)栅极部分240a、240b，以及在反及(nand)单元130a的相对侧上的隔离金属氧化物半导体场效晶体管(mosfet)栅极部分250a、250b。类似地，反相器单元130b可以包括位于反相器单元130b一侧的隔离金属氧化物半导体场效晶体管(mosfet)栅极部分250a、250b；以及在反相器单元130b的对面的隔离金属氧化物半导体场效晶体管(mosfet)栅极部分260a、260b。这些隔离金属氧化物半导体场效晶体管(mosfet)栅极部分各自通过相应的栅极通孔部件132a、132b、132c、132d、132e和132f连接到电压。隔离金属氧化物半导体场效晶体管(mosfet)栅极部分240a包括栅极堆叠部分108a，隔离金属氧化物半导体场效晶体管(mosfet)栅极部分250a包括栅极堆叠部分108b，并且隔离金属氧化物半导体场效晶体管(mosfet)栅极部分260a包括栅极堆叠部分108c。栅极堆叠部分108a-108c通常类似于本文所述的栅极堆叠。例如，栅极堆叠部分108a-108c中的每一个都具有栅极堆叠(例如，栅电极和栅极电介质)、栅极间隔件110和栅极顶部的硬掩模层109b。栅极通孔部件132a、132b、132c、132d、132e和132f可以类似于栅极通孔122a、122b和122c。基板区140a上的隔离金属氧化物半导体场效晶体管(mosfet)栅极部分通过栅极末端的电介质113与基板区140b上的隔离金属氧化物半导体场效晶体管
(mosfet)栅极部分分开。隔离金属氧化物半导体场效晶体管(mosfet)可以通过任何合适的方法制造。
101.图3a-图3d显示实现本公开的结构的装置300。装置300通常类似先前关于图2a-图2d所述的装置200。举例来说，装置300包括形成两个存储器单元的多个互补式金属氧化物半导体(cmos)装置，例如反及(nand)单元130a和反相器单元130b。反及(nand)单元130a和反相器单元130b每个都类似先前关于图2a-图2d所述的那些相应的存储器单元。举例来说，每个存储器单元包括形成在源极接触上的源极通孔116a、116b、116c、116d和116e，形成在漏极接触上的漏极通孔118a、118b、118c，以及形成在栅极堆叠上的栅极通孔122a、122b、122c。类似于装置200，一个或多个源极通孔可以形成在存储器单元的边界上。在一些实施例中，它们邻接另一个源极通孔并形成组合源极通孔(例如组合源极通孔116a'、116b'、116c'、116d'和116e')。组合源极通孔116a'、116b'、116c'、116d'、116e'和漏极通孔118a、118b、118c各自沿y方向具有与覆盖在其上的金属线(例如用于组合源极通孔116a'、116b'和116c'的金属线120a、120b，以及分别用于漏极通孔118a、118b、118c的金属线124a、124b、124c)匹配的尺寸。栅极通孔122a、122b和122c可以各自具有沿x方向的尺寸194。同时，装置300还包括栅极堆叠部分106a、106b、106c、106d、106e和106f。栅极堆叠可以各自具有沿x方向的尺寸185。宽度尺寸194可以小于尺寸185。
102.与装置200不同，其中隔离mosfet将相邻的存储器单元分开，装置300的存储器单元使用介电栅极彼此分开并且与其他相邻单元分开。此外，介电栅极被配置为物理地切断有源区，使得它们不会连续地延伸穿过相邻存储器单元的边界。举例来说，反及(nand)单元130a的有源区104a、104b被介电栅极250隔开并且不连接到反相器单元130b的有源区104c、104d。此外，与反及(nand)单元130a的有源区104a、104b被位于另一相邻存储器单元的相对侧的介电栅极240进一步隔开；反相器单元130b的有源区104c、104d进一步被位于另一相邻存储器单元的相对侧介电栅极260隔开。介电栅极可以通过任何合适的方法制造。
103.参考图4，先前关于图2a-图2d及/或图3a-图3d所述的反及(nand)单元130a和反相器单元130b(存储器单元130a、130b)可为具有存储器阵列的装置的一部分，例如装置400。装置400包括存储器单元400-1、400-2、400-3和400-4。这些存储器单元中的每一个可以独立地类似先前关于图2a-图2d及/或图3a-图3d所述的装置(存储器单元)200或300。举例来说，图4显示具有存储器单元400-1、400-2、400-3和400-4的装置400，每个类似先前关于图3a-图3d所述的存储器单元300。举例来说，存储器单元400-1、400-2、400-3和400-4可以各自包括有源区404-1a、404-1b、404-1c、404-1d和基板区域/部分440-1a、440-1b；有源区404-2a、404-2b、404-2c、404-2d和基板区域/部分440-1a、440-2b；有源区404-3a、404-3b、404-3c、404-3d和基板区域/部分440-3a、440-3b；以及有源区404-4a、404-4b、404-4c、404-4d和基板区域/部分440-4a、440-4b。有源区通过介电栅极沿x方向相互隔开；并且沿y方向通过隔离部件150。举例来说，存储器单元400-1可包括源极通孔416-1a、416-1b、416-1c、416-1d、416-1e；存储器单元400-2可包括源极通孔416-2a、416-2b、416-2c、416-2d、416-2e；存储器单元400-3可包括源极通孔416-3a、416-3b、416-3c、416-3d、416-3e；存储器单元400-4可包括源极通孔416-4a、416-4b、416-4c、416-4d、416-4e。这些源极通孔形成在各自的源极接触上并连接到各自的金属线。类似地，存储器单元400-1可包括漏极通孔418-1a、418-1b、418-1c；存储器单元400-2可包括漏极通孔418-2a、418-2b、418-2c；存储器单元
400-3可包括漏极通孔418-3a、418-3b、418-3c；存储器单元400-4可包括漏极通孔418-4a、418-4b、418-4c。这些漏极通孔形成在各自的漏极接触上并连接到各自的金属线。并且存储器单元400-1可进一步包括栅极通孔422-1a、422-1b、422-1c；存储器单元400-2可包括栅极通孔422-2a、422-2b、422-2c；存储器单元400-3可包括栅极通孔422-3a、422-3b、422-3c；存储器单元400-4可包括栅极通孔422-4a、422-4b、422-4c。这些栅极通孔形成在各个栅极堆叠上并连接到各个金属线。在一些实施例中，源极通孔、漏极通孔和栅极通孔各自可以分别类似先前关于图1a-图1g所述的源极通孔116、漏极通孔118和栅极通孔122。举例来说，源极通孔可以各自具有长度尺寸188和宽度尺寸186；漏极通孔可以各自具有长度尺寸192和宽度尺寸190；栅极通孔可以各自具有长度尺寸196和宽度尺寸194。
104.如上所述，源极通孔的尺寸可以大于漏极通孔的尺寸。在所述的实施例中，源极通孔416-1a和416-2a分别形成在源极接触414-1a和414-2a上。源极接触414-1a和414-2a可形成在单元边界上，从而彼此邻接并形成组合的源极接触(可互换地称为长源极接触)。同时，源极通孔416-1a和416-2a也形成在单元边界上，从而彼此邻接并形成组合源极通孔416a(可互换地称为长源极通孔416a)。类似地，源极通孔416-1b和416-2b彼此邻接形成组合源极通孔416b，源极通孔416-3c和416-4c彼此邻接形成组合源极通孔416c。在一些实施例中，返回参考图1g，组合源极通孔416a、416b和416c可以具有长度尺寸189和宽度尺寸186。长度尺寸189与宽度尺寸186的比率可以大于2：1。漏极通孔没有形成在单元边界上并且可通常类似先前关于图1a-图1g所述的那些漏极通孔118。因此，源极通孔416-1c、416-1d、416-1e、416-2a、416-2c、416-2d、416-2e、416-3a、416-3b、416-3d、416-3e、416-4a、416-4b、416-4d、416-4e的尺寸与漏极通孔418-1a、418-1b、418-1c、418-2a、418-2b、418-2c、418-3a、418-3b、418-3c、418-4a、418-4b、418-4c的尺寸的比率可为约1.15：1至约5：1。此外，组合源极通孔416a、416b和416c与漏极通孔的尺寸的比率可以是约2.3：1至约10：1。如上所述，源极通孔的尺寸被设计为匹配其上的覆盖金属线420a、420b的尺寸以最小化接触电阻以及源极通孔中的电阻。漏极通孔的尺寸被设计成与覆盖金属线的尺寸相匹配，以最小化漏极通孔中的电阻而不妨碍特征尺寸的微缩。
105.此外，装置400包括栅极堆叠406-1a、406-1b、406-1c、406-1d、406-2a、406-2b、406-2c、406-2d、406-3a、406-3b、406-3c、406-3d、406-4a、406-4b、406-4c和406-4d，它们中的每一个可以具有沿x方向的宽度的尺寸185。如上所述，栅极通孔422-1a、422-1b、422-1c、422-2a、422-2b、422-2c、422-3a、422-3b、422-3c、422-4a、422-4b及/或422-4c可以具有沿x方向的宽度尺寸194。宽度尺寸194可小于尺寸185。举例来说，宽度尺寸194与尺寸185的比值可为约0.5至约0.95。如果上述比值太小，例如小于0.5，则栅极通孔可能太小并且电阻太高。如果上述比值太大，例如大于0.95，在未对准的情况下，栅极通孔可能会侵入栅极间隔件，并导致与相邻接触的短路问题。如上所述，这使得栅极通孔可以沿y方向放置在栅极堆叠的任何位置上，而无需担心栅极通孔和源/漏极接触之间的无意产生的短路。
106.或者，装置400的存储器单元400-1、400-2、400-3和400-4中的一个或多个可替代地类似先前关于图2a-图2d所述的存储器单元200。举例来说，隔离金属氧化物半导体场效晶体管(mosfet)可以用来隔离相邻的存储器单元；并且有源区可以各自延伸跨过单元边界。
107.图5a-5b是根据本公开的各个实施例的用于制造多栅极装置(例如纳米片基装置
100、装置200、300或400)的方法500的流程图。参考方块502(于基板上方形成第一半导体层堆叠和第二半导体堆叠，其中第一半导体堆叠和第二半导体堆叠包括以交替配置垂直堆叠的第一半导体层和第二半导体层)，基于设计需要接收和掺杂半导体基板。有源区形成在半导体基板上。举例来说，在基板上形成半导体层堆叠。半导体层堆叠包括以交替配置垂直堆叠的第一半导体层和第二半导体层。第一和第二半导体层具有不同的材料成分，使得可以在后续工艺中实现蚀刻选择性。然后将半导体层堆叠图案化以形成多个堆叠，从而形成纵向延伸且彼此平行的多个有源区。至少在有源区的底部之间形成介电材料，从而形成隔离部件。
108.参考方块504(于第一半导体层堆叠的第一区和第二半导体层堆叠的第一区上方形成栅极结构，其中栅极结构包括虚置栅极堆叠和栅极间隔件)，栅极结构形成在多个堆叠上方并横跨多个堆叠(例如沿着垂直于有源区的纵向方向的方向)。栅极结构包括虚置栅极堆叠(例如包括多晶硅)和位于虚置栅极堆叠两侧的栅极间隔件。参考方块506(移除第二区中的部分第一半导体层堆叠和第二区的部分第二半导体层堆叠，以形成源极凹陷和漏极凹陷)，移除(或凹陷)每个堆叠的部分以在有源区上形成源极凹陷和漏极凹陷。参考方块508(沿第一半导体层堆叠和第二半导体层堆叠中的第一半导体层的侧壁形成内间隔件)，堆叠的第一半导体层的部分横向凹陷以在垂直相邻的第二半导体层之间以及在第二半导体层和基板之间形成间隙。介电材料形成在间隙中，以沿着凹陷的第一半导体层的侧壁和垂直相邻的第二半导体层之间形成内间隔件(例如内间隔件107)。参考方块510(分别在源极凹陷和漏极凹陷中形成外延源极部件和外延漏极部件)，例如使用外延成长方法，分别在源极凹陷和漏极凹陷中形成外延源极部件和外延漏极部件。因此，外延源极部件和漏极部件形成在多个叠层的每个第二半导体层的两末端上。
109.参考方块512，在外延源极部件和外延漏极部件上方形成第一层间介电层。参考方块514(形成栅极末端的电介质)，可以使用光刻方法来定义和形成栅极末端。举例来说，形成光刻胶以覆盖装置，同时使栅极结构的一部分暴露。然后进行蚀刻操作以移除栅极结构的暴露部分。随后，将介电材料填充到所形成的凹槽中，从而形成栅极末端的电介质。所形成的栅极末端的电介质定义了适用于n型金属氧化物半导体(nmos)晶体管、p型金属氧化物半导体(pmos)晶体管或互补式金属氧化物半导体(cmos)晶体管的单独栅极。在一些实施例中，省略形成栅极末端的电介质。
110.参考方块516(移除虚置栅极堆叠，从而形成栅极沟槽，其在p型栅极区中暴露第一半导体层堆叠和在n型栅极区暴露第二半导体层堆叠)，移除虚置栅极堆叠，从而形成暴露多个半导体叠层的栅极沟槽(例如p型栅极区域中的半导体叠层和n型栅极区域中的半导体叠层)。参考方块518(从栅极沟槽暴露的第一半导体层堆叠和第二半导体层堆叠移除第一半导体层，从而在第二半导体层之间形成间隙)，从栅极沟槽暴露的多个半导体叠层中移除凹陷的第一半导体层，从而在第二半导体层之间形成间隙。
111.参考方块520(在p型栅极区和n型栅极区中的第二半导体层周围的栅极沟槽中形成栅极介电层，其中栅极介电层部分填充第二半导体层之间的间隙)，在第二半导体层周围的栅极沟槽中形成栅极介电层。栅极介电层部分地填充第二半导体层之间的间隙。参考方块522(在p型栅极区和n型栅极区中的栅极介电层周围的栅极沟槽中形成栅极层，其中栅极层包括纯钨或纯钌)，在栅极介电层周围的栅极沟槽中形成栅电极层。在一些实施例中，栅
电极包括钨(w)(例如纯钨)或纯钌(ru)。栅电极填充栅极沟槽。在一些实施例中，栅电极包括功函数金属层。参考方块524(形成栅极顶部的硬掩模)，在栅极介电层和栅电极层上方形成栅极顶部的硬掩模。然而，在一些实施例中，省略了栅极顶部的硬掩模层的形成。
112.参考方块526(形成第二层间介电层)，在装置上方形成第二层间介电层。参考方块527，在外延源极部件上形成源极接触且在外延漏极部件上形成漏极接触。源极接触和漏极接触嵌入第二层间介电层中。参考方块528，在第二层间介电层上方形成第三层间介电层。参考方块530，在漏极接触上形成漏极通孔且电性连接至漏极接触，在源极接触上形成源极通孔且电性连接至源极接触。并且，在栅极层上形成栅极通孔且且电性连接至栅极层接触，漏极通孔、源极通孔嵌入第三层间介电层中，且栅极通孔嵌入第二层间介电层和第三层间介电层中。参考方块532(在第三层间介电层上形成第四层间介电层)，在第三层间介电层上方形成第四层间介电层。参考方块534，在源极通孔、漏极通孔和栅极通孔上形成金属线，且分别电性连接至源极通孔、漏极通孔和栅极通孔。金属线形成在第四层间介电层中。参考方块536(完成装置的制造)，可以进行额外的工艺以完成装置的制造。举例来说，可以在其上形成额外的通孔部件及/或金属层。可以形成额外的封装组件。本公开考虑额外工艺。可以在方法500之前、期间和之后提供额外的步骤，并且对于方法500的额外实施例，可以移动、替换或消除所描述的一些步骤。
113.如所描述的，根据说明书描述的方法制造的装置包括几个特征。举例来说，源极通孔和漏极通孔具有不同的轮廓；源极通孔的尺寸大于漏极通孔。举例来说，漏极通孔的尺寸大于栅极通孔。此外，栅极通孔的尺寸小于其所在的栅极堆叠的宽度尺寸。栅极通孔和栅极堆叠之间的界面远离栅极间隔件，因此也远离源极接触和漏极接触。这些功能为装置提供了各种好处。举例来说，可以在源极节点中实现较低的通孔电阻，同时在漏极节点中实现较低的电容。因此，提高了装置速度。此外，栅极通孔可设计为位于沿栅极堆叠的任何位置，从而可减少对金属线布线的限制。结果，布线效率提高，从而提高了芯片密度，而不会对性能产生不利影响。此外，这些方法与现有的处理流程兼容，并且几乎不需要额外的成本来实现上述好处。
114.本公开提供了许多不同的实施例。一实施例包括一种半导体装置。半导体装置包括具有顶面的基板、在基板上沿第一方向纵向延伸的鳍结构、在鳍结构上形成的源极部件和漏极部件、在基板上沿垂直于第一方向的第二方向延伸，且介于源极部件和漏极部件之间的具有栅极堆叠的栅极结构，直接设置在栅极堆叠上的栅极通孔，电性连接源极部件的源极通孔，以及电性连接漏极部件的漏极通孔。鳍结构包括通道层堆叠，并且栅极堆叠与通道层堆叠接合。源极通孔具有沿第二方向的第一尺寸和沿第一方向的第二尺寸，漏极通孔部件具有沿第二方向的第三尺寸和沿第一方向的第四尺寸。第一尺寸与第二尺寸的比率大于第三尺寸与第四尺寸的比率。
115.在一些实施例中，栅极通孔在平行于顶面的剖面上具有第一区域，源极通孔在剖面上具有第二区域，漏极通孔在剖面上具有第三区域。第一面积小于第三面积，第三面积小于第二面积。在一些实施例中，第二面积与第三面积的比例为约1.15：1至约10：1，第三面积与第一面积的比例为约1.1：1至约3：1。在一些实施例中，源极通孔将源极部件电性连接至第一金属线，而漏极通孔将漏极部件电性连接至第二金属线。第一金属线沿第二方向具有第一线宽，第二金属线沿第二方向具有第二线宽。第一线宽与第二线宽的比率为约1.3：1至
约10：1。在一些实施例中，栅极通孔沿垂直方向在鳍结构上的投影与鳍结构的边界重叠，其中垂直方向垂直于顶面。在一些实施例中，栅极通孔沿垂直方向在鳍结构上的投影位于鳍结构的边界内，其中垂直方向垂直于顶面。在一些实施例中，鳍结构是第一鳍结构并且栅极通孔是第一栅极通孔。此外，半导体装置还包括第二鳍结构和第二栅极通孔。第二栅极通孔沿垂直方向在第二鳍结构上的投影位于第二鳍结构的边界之外。在一些实施例中，栅极通孔具有沿第二方向的第五尺寸和沿第一方向的第六尺寸。第五尺寸小于第三尺寸，第六尺寸小于第四尺寸。此外，第一尺寸与第二尺寸的比率大于第五尺寸与第六尺寸的比率。此外，栅极堆叠具有沿第一方向的栅极堆叠宽度，且栅极堆叠宽度大于第六尺寸。在一些实施例中，鳍结构是第一鳍结构。此外，半导体装置还包括第二鳍结构。栅极通孔具有沿垂直方向在平行于顶面的剖面上的第一投影，第一鳍结构具有沿垂直方向在剖面上的第二投影，并且第二鳍结构具有沿垂直方向在剖面上的第三投影。第一投影与第二投影和第三投影中的一个重叠。在一些实施例中，半导体装置还包括将源极通孔电性连接至源极部件的源极接触，将漏极通孔电性连接至漏极部件的漏极接触；介电部件在栅极堆叠的顶面上并且直接接触栅极堆叠的顶面。介电部件具有从源极接触的侧壁延伸到栅极堆叠的第一侧壁的第一部分。此外，介电部件还具有从漏极接触的侧壁延伸到栅极堆叠的第二侧壁的第二部分。栅极堆叠的第一侧壁和栅极堆叠的第二侧壁各自从栅极堆叠的顶面内延伸。在一些实施例中，鳍结构、源极部件、漏极部件和漏极通孔位于第一存储器单元内。该半导体装置还包括具有另一个源极部件的第二存储器单元。源极通孔电性连接源极部件并电性连接另一源极部件。源极通孔形成在第一存储器单元和第二存储器单元之间的边界上。在一些实施例中，第一尺寸与第二尺寸的比率为约1.2：1至约10：1。
116.一个一般实施例包括一种半导体装置。该半导体装置包括基板、位于基板上且沿栅极方向延伸的栅极结构、在栅极结构的相对侧上的源极部件和漏极部件、位于源极部件和漏极部件之间并与栅极结构接合的一组半导体层。栅极结构具有栅极堆叠和栅极堆叠两侧的多个栅极间隔件。半导体装置还包括电性连接源极部件的源极通孔、电性连接漏极部件的漏极通孔、以及形成于栅极堆叠上并直接接触栅极堆叠的栅极通孔。栅极通孔和栅极结构之间的界面与栅极间隔件隔开。源极通孔在与第一金属线的界面处具有第一表面积。漏极通孔在与第二金属线的界面处具有第二表面积。栅极通孔在与第三金属线的界面处具有第三表面积。第一表面积大于第二表面积，并且第二表面积大于第三表面积。
117.在一些实施例中，第一表面积与第二表面积的比率为约1.15：1至约10：1。第二表面积与第三表面积的比率为约1.1：1至约3：1。在一些实施例中，半导体装置还包括层间介电(ild)层。源极通孔、漏极通孔和栅极通孔均嵌入层间介电层内。源极通孔、漏极通孔和栅极通孔中的每一个都包括与层间介电层的第一界面和与层间介电层的第二界面，其中第二界面与第一界面相对。此外，源极通孔、漏极通孔和栅极通孔中的每一个都包括从第一界面延伸到第二界面的相同导电材料成分。在一些实施例中，源极通孔、漏极通孔和栅极通孔均由钌(ru)形成。
118.一个一般实施例包括一种半导体装置的制造方法。方法包括接收半导体工件。半导体工件包括通道层堆叠、在通道层堆叠的相对侧上的源极部件和漏极部件、以及介于源极部件和漏极部件之间的栅极结构。栅极结构包括栅极堆叠和位于栅极堆叠相对侧的多个栅极间隔件。栅极堆叠与通道层堆叠接合。方法还包括在源极部件上形成源极接触，且在漏
极部件上形成漏极接触，在源极接触上形成源极通孔，且在漏极接触上形成漏极通孔，以及在栅极结构上形成栅极通孔。形成栅极通孔包括在栅极堆叠的顶面上并与栅极堆叠的顶面相交形成栅极通孔的每个侧壁。
119.在一些实施例中，形成栅极通孔包括在通道层堆叠上方形成栅极通孔。在一些实施例中，栅极通孔是第一栅极通孔，栅极结构是第一栅极结构，并且通道层堆叠是的第一通道层堆叠。半导体工件包括第二通道层堆叠和与第二通道层堆叠接合的第二栅极结构，其中第二通道层堆叠具有沿第一平面延伸的顶面。方法还包括在第二栅极结构上形成第二栅极通孔。第二栅极通孔具有在第一平面上的投影，其中第二栅极通孔的投影与第二通道层堆叠的边界重叠。在一些实施例中，形成源极通孔包括形成具有约1.2：1至约10：1的高宽比的源极通孔。此外，形成漏极通孔包括形成具有约1.2：1至约1：1.2的高宽比的漏极通孔。
120.以上概述数个实施例的特征，以使所属技术领域中技术人员可更加理解本公开的观点。所属技术领域中技术人员应理解，可轻易地以本公开为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在所属技术领域中技术人员也应理解，此类均等的结构并无悖离本公开的精神与范围，且可在不违背本公开的精神和范围下，做各式各样的改变、取代和替换。