一种实现模拟触发的示波器的制作方法

1.本发明涉及数字示波器技术领域，具体涉及一种实现模拟触发的示波器。


背景技术：

2.目前，数字示波器为了兼容以前的模拟示波器以及用于通道扩展，还保留有模拟触发通道，即外触发通道；由于数字示波器属于离散系统，而模拟触发属于连续信号触发，使得模拟触发信号的触发沿到数字时钟信号的时钟沿在帧与帧之间会存在一个不确定的时间差，从而导致通过模拟触发所采样的波形出现抖动。因此，为了稳定模拟触发所采样的波形，需要测出该时间差来补偿因触发沿和时钟沿不对齐引起的波形抖动问题。


技术实现要素：

3.本发明主要解决的技术问题是在模拟触发下，如何确定模拟触发信号的触发沿和时钟信号的时钟沿之间的时间差。
4.一种实施例中提供一种实现模拟触发的示波器，包括：数据采集模块，用于对信号通道所输入的信号进行数据采集；模拟触发通道，用于获取触发输入信号，并将触发输入信号与预设的触发电平进行比较，得到模拟触发信号；触发模块，所述触发模块包括触发脉冲扩展电路和数字tdc电路；所述触发脉冲扩展电路用于在开始对信号通道输入的信号开始进行数据采集后，对所述模拟触发信号的触发沿进行延迟调整，得到第三触发同步信号，所述第三触发同步信号的触发沿与所述示波器的时钟信号的时钟沿同步；所述触发脉冲扩展电路还用于根据所述模拟触发同步信号的触发沿和所述第三触发同步信号的触发沿，产生触发脉冲信号，所述触发脉冲信号的上升沿为所述模拟触发同步信号的触发沿，所述触发脉冲信号的下降沿为所述第三触发同步信号的触发沿；所述数字tdc电路用于获取所述触发脉冲信号的脉宽和所述触发脉冲信号的脉宽中所包含所述示波器的时钟信号周期的数量，并基于所述触发脉冲信号的脉宽和所述触发脉冲信号的脉宽中所包含所述示波器的时钟信号周期的数量，确定所述模拟触发信号的触发沿与所述时钟信号的时钟沿之间的时间差；补偿模块，用于基于所述模拟触发信号的触发沿与所述时钟信号的时钟沿之间的时间差，对所述模拟触发信号的触发沿进行调整，以使所述模拟触发信号的触发沿与所述时钟信号的时钟沿同步。
5.依据上述实施例的实现模拟触发的示波器，示波器中的触发模块包括触发脉冲扩展电路和数字tdc电路，触发脉冲扩展电路用于将模拟触发信号转换为触发脉冲信号，由于触发脉冲信号的脉宽包括模拟触发信号的触发沿和时钟信号的时钟沿之间的时间差以及固定数量的时钟信号的周期，因此，数字tdc电路根据触发脉冲信号的脉宽和触发脉冲信号的脉宽中所包含所述示波器的时钟信号周期的数量，确定模拟触发信号的触发沿与所述时
钟信号的时钟沿之间的时间差，由此，基于该时间差，补偿模块能够对模拟触发信号的触发沿进行调整，以使模拟触发信号的触发沿与时钟信号的时钟沿同步，从而解决了模拟触发时所采样波形抖动的问题。
附图说明
6.图1为通过模拟tdc技术测量模拟触发信号的触发沿到时钟信号的时钟沿的时间差的示意图；图2为通过高速时钟多相位采样技术测量模拟触发信号的触发沿到时钟信号的时钟沿的时间差的示意图；图3为一种实施例的示波器的触发模块的结构示意图；图4为时钟信号、模拟触发信号w、第一触发同步信号w1、第二触发同步信号w2、第三触发同步信号w3和触发脉冲信号p的示意图；图5为一种实施例的数字tdc电路的结构示意图；图6为亚稳态存在原理示意图；图7为另一种实施例的数字tdc电路的结构示意图；图8为解码时序图；图9为时钟信号、各个延时抽头的信号和有效信号valid1的示意图；图10为时钟信号、各个延时抽头的信号和有效信号valid2的示意图；图11为示波器在模拟触发下的波形示意图。
具体实施方式
7.下面通过具体实施方式结合附图对本发明作进一步详细说明。其中不同实施方式中类似元件采用了相关联的类似的元件标号。在以下的实施方式中，很多细节描述是为了使得本技术能被更好的理解。然而，本领域技术人员可以毫不费力的认识到，其中部分特征在不同情况下是可以省略的，或者可以由其他元件、材料、方法所替代。在某些情况下，本技术相关的一些操作并没有在说明书中显示或者描述，这是为了避免本技术的核心部分被过多的描述所淹没，而对于本领域技术人员而言，详细描述这些相关操作并不是必要的，他们根据说明书中的描述以及本领域的一般技术知识即可完整了解相关操作。
8.另外，说明书中所描述的特点、操作或者特征可以以任意适当的方式结合形成各种实施方式。同时，方法描述中的各步骤或者动作也可以按照本领域技术人员所能显而易见的方式进行顺序调换或调整。因此，说明书和附图中的各种顺序只是为了清楚描述某一个实施例，并不意味着是必须的顺序，除非另有说明其中某个顺序是必须遵循的。
9.本文中为部件所编序号本身，例如“第一”、“第二”等，仅用于区分所描述的对象，不具有任何顺序或技术含义。而本技术所说“连接”、“联接”，如无特别说明，均包括直接和间接连接（联接）。
10.请参考图1，图1示出了通过模拟tdc技术测量模拟触发信号的触发沿到时钟信号的时钟沿的时间差的一个例子，示波器中的可编程逻辑器件（fpga）发送一个时钟宽度的脉冲1clk到模拟tdc电路进行展宽，得到t1；再发送两个时钟宽度的脉冲2clk到模拟tdc电路进行展宽，得到t2；假设模拟tdc电路是线性的，展宽系数是a，那么一个时钟信号被分成a
份，每份的宽度t=(t2
–
t1)/a。如图1所示，模拟触发信号的触发沿到时钟信号的时钟沿的时间差是δt，把模拟触发信号和模拟触发同步信号组成的脉冲信号送到模拟tdc电路展宽，得到δt，根据t就可以算出模拟触发信号到时钟沿的距离。然而，该方式需要额外的硬件模拟电路进行支持，此外模拟电路中的元器件易受温度影响，从而影响最终输出的结果。
11.请参考图2，图2示出了通过高速时钟多相位采样技术测量模拟触发信号的触发沿到时钟信号的时钟沿的时间差的一个例子，假如时钟1是fpga主时钟，可以用一个更高速的时钟2来采样模拟触发信号，时钟1和时钟2有确定的关系，假设是1:2，那么根据时钟2的采样结果就能分辨出模拟触发信号在时钟1的前半个周期还是后半个周期，同类，可以提高采样频率和采用多个相位采样模拟触发信号，根据所得结果分析模拟触发信号的触发沿到时钟沿的距离。然而，由于1g的采样频率才有1ns的分辨率，假设需要20ps的分辨率，采样时钟需要50g的速度，fpga无法支撑这么高的采样速度。
12.基于上述问题，本发明实施例通过将模拟触发信号转换为触发脉冲信号，并基于触发脉冲信号的脉宽以及其所包含的时钟信号的周期的数量，确定模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差，并且，通过数字电路实现模拟触发功能，并将数字电路集成到示波器的fpga芯片中，不需要额外的硬件模拟电路。
13.本发明实施例提供了一种实现模拟触发的示波器，以下简称示波器，示波器包括：数据采集模块、模拟触发通道、触发模块和补偿模块，其中，数据采集模块用于对信号通道输入的信号进行数据采集；模拟触发通道用于获取触发输入信号，并将触发输入信号与预设的触发电平进行比较，得到模拟触发信；触发模块用于确定模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差；补偿模块用于基于模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差，对模拟触发信号的触发沿进行调整，以使模拟触发信号的触发沿与时钟信号的时钟沿同步。
14.请参考图3，图3为一种实施例的触发模块的结构示意图，触发模块包括t触发器101、第一二选一开关102、触发脉冲扩展电路103、第二二选一开关104和数字tdc电路105，下面详细说明。
15.t触发器101用于在开始对信号通道输入的信号开始进行数据采集时，输出被清零，并在预触发深度满后，接收并输出模拟触发信号。t触发器101的d引脚连接电源vcc，t触发器101的c引脚（输入引脚）用于接收模拟触发信号，t触发器101的ce引脚用于获取预触发信号，t触发器101的rs引脚用于获取采集开始信号，其中，采集开始信号用于表征示波器的数据采集模块开始进行数据采集。
16.在本实施例中，模拟触发信号是通过一模拟比较器输出的，模拟比较器包括正相输入端和反相输入端，正相输入端用于获取外部输入的触发输入信号，反相输入端用于获取预设的触发电平，模拟比较器用于对触发输入信号和预设的触发电平进行比较，输出模拟触发信号。
17.第一二选一开关102包括第一端、第二端和第三端，第一二选一开关102的第一端用于获取t触发器输出的模拟触发信号，第一二选一开关102的第二端用于获取数字触发信号，第一二选一开关102的第三端连接触发脉冲扩展电路的输入端，该第三端用于在触发选择信号的触发下，输出模拟触发信号或数字触发信号，即，第一二选一开关102用于切换模拟触发和数字触发的触发方式。
18.触发脉冲扩展电路103用于在开始对信号通道输入的信号开始进行数据采集后，对模拟触发信号的触发沿进行延迟调整，得到第三触发同步信号；其中，第三触发同步信号的触发沿与示波器的时钟信号的时钟沿同步。需要说明的是，示波器的时钟信号是指示波器用于采样的本地时钟信号，其通过fpga产生。
19.此外，触发脉冲扩展电路103还用于根据模拟触发同步信号的触发沿和第三触发同步信号的触发沿，产生触发脉冲信号，触发脉冲信号的上升沿为模拟触发同步信号的触发沿，触发脉冲信号的下降沿为第三触发同步信号的触发沿。
20.第二二选一开关104包括第一端、第二端和第三端，第二二选一开关104的第一端用于获取触发脉冲信号，第二二选一开关104的第二端用于获取校准序列信号，第二二选一开关104的第三端连接数字tdc电路的输入端，该第三端用于在校正选择信号的触发下，对触发脉冲信号进行校正。
21.数字tdc电路105用于获取触发脉冲信号的脉宽和触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量，并基于触发脉冲信号的脉宽和触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量，确定模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差。
22.本发明实施例提供的触发模块为数字电路，可直接集成在示波器的fpga内，无需外设模拟电路来测量模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差，且测量精度较高，不受温度等环境因素影响。
23.下面对触发脉冲扩展电路103和数字tdc电路105进行详细说明。
24.在一实施例中，触发脉冲扩展电路103对所述模拟触发信号的触发沿进行延迟调整，得到第三触发同步信号包括：获取模拟触发信号的触发沿所处的时钟信号的周期，将所获取的时钟信号的周期对应时钟信号作为同步时钟信号；基于同步时钟信号，产生第一触发同步信号，所述第一触发同步信号的触发沿与所述同步时钟信号的时钟沿相同步；基于第一触发同步信号，产生第二触发同步信号，第二触发同步信号的触发沿相对于第一触发同步信号的触发沿延迟一个时钟信号的周期；基于第二触发同步信号，产生第三触发同步信号，第三触发同步信号的触发沿相对于第二触发同步信号的触发沿延迟一个时钟信号的周期。
25.请参考图4，图4为时钟信号、模拟触发信号w、第一触发同步信号w1、第二触发同步信号w2、第三触发同步信号w3和触发脉冲信号p的时序示意图。由于模拟触发信号和示波器的时钟信号之间是异步的关系，本实施例先对模拟触发信号w进行异步信号同步化，依次通过产生第一触发同步信号w1、第二触发同步信号w2、第三触发同步信号w3，以使得到的第三触发同步信号w3与时钟信号的时钟沿同步，然后取模拟触发信号w的触发沿作为上升沿，第三触发同步信号w3的触发沿作为下降沿，组成触发脉冲信号p，其中，触发脉冲信号p的表达式p=!w3&w，&表示逻辑与，！表示逻辑取反。
26.需要说明的是，对于时钟信号来说，时钟信号的时钟沿存在一个保持时间窗口，若模拟触发信号的触发沿落在时钟沿的保持时间窗口内时，即可认为其与时钟信号的时钟沿同步，其中，时钟沿的保持时间窗口为以时钟沿为中心的预设时间范围。在图4中，第三触发同步信号的触发沿并没有与时钟信号的时钟沿完全对齐，其与时钟沿之间的时间差为t4，但考虑到时钟沿的保持时间窗口，同样认为第三触发同步信号的触发沿与时钟信号的时钟
沿的同步，同理，t3为模拟触发信号的触发沿到时钟信号的时钟沿之间的时间差，考虑到保持窗口时间，因此，t3并不是完全的触发沿到时钟沿之间的时间差。此外，图4中的t时间区间表示模拟触发信号可能出现的区间。
27.综上，第三触发同步信号的触发沿与示波器的时钟信号的时钟沿同步包括：第三触发同步信号的触发沿处于所述示波器的时钟信号的时钟沿的保持时间窗口内；第一触发同步信号的触发沿与所述同步时钟信号的时钟沿相同步包括：第一触发同步信号的触发沿处于同步时钟信号的时钟沿的保持时间窗口内。
28.还需要说明的是，本实施例提供的触发脉冲扩展电路103可通过数字电路实现，例如，可通过三个d触发器实现，第一触发同步信号为经过一个d触发器输出的信号，第二触发同步信号为经过两个d触发器输出的信号，第三触发同步信号为经过三个d触发器输出的信号。
29.在一实施例中，请参考图5，数字tdc电路105包括延时链1051、多个d触发器1052和第一温度计码解码器1053，下面详细说明。
30.延时链1051的输入端与第二二选一开关104的第三端连接，其用于接收第二二选一开关104的第三端输出的信号。
31.延时链1051包括多个延时抽头，延时抽头11与d触发器1052一一对应，各个延时抽头与其相对应的d触发器1052的输入引脚连接；各个延时抽头用于对延时链1051接收的信号进行不同延时时间的延时操作，其中：延时抽头1用于对延时链1051接收的信号进行延时时间t的延时操作；延时抽头2用于对延时链1051接收的信号进行延时时间2t的延时操作；
…
延时抽头n用于对延时链1051接收的信号进行延时时间nt的延时操作。
32.各个d触发器1052用于接收对应的延时抽头输出的信号，并在延时链1051接收到的信号为触发脉冲信号时，输出有效电平信号；否则，输出无效电平信号。也就是，当延时链1051未接收到触发脉冲信号时，所有d触发器均输出无效电平信号，在延时链1051接收到触发脉冲信号后，由于触发脉冲信号的脉宽是有限的，因此会有部分d触发器1052输出有效电平信号，则根据这些输出有效电平信号对应的d触发器的数量以及相应的所连接的延时抽头的延时时间，即可得到触发脉冲信号的宽度，在另一实施例中，若d触发器1052的数量与触发脉冲信号的脉宽相匹配，则也有可能所有d触发器1052均输出有效电平信号。
33.第一温度计码解码器用于接收各个d触发器输出的电平信号，输出对应的第一解码值序列，第一解码值序列中包括多个第一解码值，各个第一解码值与各个d触发器输出的电平信号一一对应；第一温度计码解码模块根据第一解码值序列中有效解码值的数量，确定触发脉冲信号的脉宽。
34.在一实施例中，触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量为2；那么，基于触发脉冲信号的脉宽和触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量，确定模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差包括：将触发脉冲信号的脉宽减去两个时钟信号周期，得到模拟触发信号的触发沿与时钟信号的时钟沿之间的时间差。
35.请参考图6，由于亚稳态的存在，模拟触发信号落到时钟沿的保持时间窗口内时，
模拟触发信号可能被当前的时钟沿同步为同步信号1，也可能被下一个时钟沿同步为同步信号2，也就是，触发脉冲扩展电路103在对模拟触发信号的触发沿进行延迟调整时，得到的第三触发同步信号可能与模拟触发信号之间包含有两个时钟信号周期，也可能包含有三个时钟信号周期。若将触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量都作为2，可能会导致示波器显示的波形有一个时钟信号周期的抖动，为了避免这种亚稳态的存在，本实施例对图5所示数字tdc电路进行了改进，请参考图7，数字tdc电路还包括：第二温度计码解码器1054、减法器1055和计数器1056。
36.第一温度计码解码器1053还用于接收延时链的各个延时抽头输出的信号，并在检测到第一不为0的数据时，输出第一解码值。第二温度计码解码器1054用于接收延时链的各个延时抽头输出的信号的反码信号，并在检测到第一个不为0的数据时，输出第二解码值。请参考图8，图8为解码时序，其中，valid1为第一解码值，valid2为第二解码值，data1为延时链输出的原码信号，data2为原码信号的反码信号。
37.减法器1055用于获取第一解码值和第二解码值，并对第一解码值和第二解码值进行相减操作，得到第一信号。
38.计数器1056用于接收第一信号，并对第一信号进行计数，得到计数值，计数值为所述触发脉冲信号的脉宽中所包含示波器的时钟信号周期的数量。
39.在本实施例中，第一信号为k，则号k=!valid2&valid1，对信号k进行计数，计数值为s，那么：tedge1 = (s
–ꢀ
2) * tclk t3
ꢀ–ꢀ
t4，其中，tedge1为消除亚稳态后的模拟触发信号的触发沿与；时钟信号的时钟沿之间的时间差；若第三触发同步信号w3与时钟沿完全对齐，也即是t4=0，那么消除亚稳态后的最终时间差tfinal为：tfinal = (s
–ꢀ
2) * tclk t3。
40.请参考图9，假如触发脉冲信号输入到延时链，那么d(0),d(1)
……
d(n-1)表示各个延时抽头的信号，每个时钟信号都对延时链上的信号进行采样，抽头上检测到第一个不为0的数值后，有效信号valid1拉高，输出该值，后面也不再继续检测。
41.请参考图10，假如触发脉冲信号输入到延时链，那么d(0)’,d(1)
’……
d(n-1)’表示各个延时抽头的反码信号，每个时钟信号都对延时链上的信号进行采样，抽头上检测到第一个不为0的数值后，有效信号valid2拉高，输出该值，后面也不再继续检测。
42.从图9和图10的对比可以看出，反码检测时序是把触发脉冲信号p的下降沿转成上升沿来检测。模拟触发信号w存在亚稳态，第三触发同步信号w3已经是稳态信号，通过逻辑关系可得，触发脉冲信号p的上升沿和下降沿之间存在2个完整的时钟信号周期，这样就可以计算模拟触发信号到时钟沿的时间差。
43.本发明将模拟触发信号的触发沿展宽成触发脉冲信号，再做减法计算，这样转换计算能消除亚稳态的原理是避免检测触发沿在延时链中的具体哪个延时抽头位置，而是检测相对位置，发生亚稳态的时候触发沿的相对位置没有改变，只是分属于不同的时钟周期，这样通过检测相对位置可以把发生亚稳态的延时值合到下个时钟计算。
44.请参考图11，图11为示波器在模拟触发下的波形示意图，发送20000次和时钟信号存在固定相位差的测试信号，算出样本标准差σ=0.9lsb=16.6ps，lsb表示实测的分辨率为18.5ps，从图11中可以看出，波形的抖动峰峰值大约是300ps，相对现有技术抖动性能提升了很多。
45.以上应用了具体个例对本发明进行阐述，只是用于帮助理解本发明，并不用以限制本发明。对于本发明所属技术领域的技术人员，依据本发明的思想，还可以做出若干简单推演、变形或替换。