半导体器件及其制造方法与流程

1.本发明属于半导体器件技术领域，更具体地，涉及一种半导体器件及其制造方法。


背景技术：

2.以往，用作功率器件的半导体器件中，主要使用硅(si)作为半导体材料，但是作为宽带隙半导体的碳化硅(sic)与硅相比，其具有3倍导热度、10倍最大电场强度的优势。因此，碳化硅半导体器件是一种绝缘击穿电压较高、能够以低损耗和/或低漏电流进行高温动作的功率器件。
3.现有的碳化硅半导体器件主要包括平面型(planar)和沟槽型(trench)。对于高压半导体器件，虽然击穿电压与正向导通电阻有相反的关系，即击穿电压高，正向导通电阻小；击穿电压低，正向导通电阻大。但是平面型的半导体器件受到外延层电阻率的影响，其正向导通电阻很难做到很小，必须通过增大芯片面积来降低正向导通电阻。沟槽型的半导体器件虽然可以有效地降低正向导通电阻，并且具有较大的电流处理能力，但是沟槽型的半导体器件制作过程比较复杂、加工难度较大。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，在保证较高击穿电压同时，又保证了较小的正向压降，同时外延层的掺杂浓度提高可以改善正向压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
5.根据本发明的一方面，提供一种半导体器件，包括：碳化硅衬底，所述碳化硅衬底具有第一掺杂类型；位于所述碳化硅衬底上的外延层，所述外延层具有第一掺杂类型；位于所述外延层中的掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向；部分所述掺杂柱区作为所述半导体器件的欧姆接触区，所述掺杂柱区围绕的所述外延层作为所述半导体器件的势垒区。
[0006]
优选地，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。
[0007]
优选地，所述掺杂柱区与所述外延层的表面垂直。
[0008]
优选地，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。
[0009]
优选地，所述外延层包括从下至上依次堆叠的缓冲层、第一外延层和第二外延层，所述第一外延层、所述第二外延层和所述缓冲层的掺杂浓度依次增大。
[0010]
优选地，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所
述掺杂柱区围绕的第二外延层的载流子浓度相等。
[0011]
优选地，所述掺杂柱区的结深为2～6μm。
[0012]
优选地，所述掺杂柱区的结深与所述第二外延层的厚度相等。
[0013]
优选地，所述半导体器件还包括：介质层，覆盖所述外延层上，所述介质层具有开口，所述开口暴露出部分所述掺杂柱区以及所述掺杂柱区围绕的所述外延层；金属层，覆盖部分所述掺杂柱区、所述掺杂柱区围绕的所述外延层以及部分所述介质层。
[0014]
优选地，所述半导体器件为肖特基器件。
[0015]
优选地，所述碳化硅衬底的材料为碳化硅，电阻率为0.015～0.028ω
·
cm。
[0016]
优选地，所述缓冲层的厚度为0.2～1μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。
[0017]
优选地，所述第一外延层的厚度为1～3μm，载流子浓度为2e15cm-3
～2e16cm-3
。
[0018]
优选地，所述第二外延层的厚度为3～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。
[0019]
优选地，所述第一掺杂类型为n型，第二掺杂类型为p型。
[0020]
根据本发明的另一方面，提供一种半导体器件的制造方法，包括：在碳化硅衬底上形成外延层，所述碳化硅衬底具有第一掺杂类型，所述外延层具有第一掺杂类型；在所述外延层中形成掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向；部分所述掺杂柱区作为所述半导体器件的欧姆接触区，所述掺杂柱区围绕的所述外延层作为所述半导体器件的势垒区。
[0021]
优选地，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。
[0022]
优选地，所述掺杂柱区与所述外延层的表面垂直。
[0023]
优选地，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。
[0024]
优选地，形成所述外延层包括：在所述碳化硅衬底上依次形成缓冲层、第一外延层和第二外延层；其中，所述第一外延层、所述第二外延层和所述缓冲层的掺杂浓度依次增大。
[0025]
优选地，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的第二外延层的载流子浓度相等。
[0026]
优选地，所述掺杂柱区的结深为2～6μm。
[0027]
优选地，所述掺杂柱区的结深与所述第二外延层的厚度相等。
[0028]
优选地，所述半导体器件的制造方法还包括：在所述外延层上形成介质层，在所述介质层中形成开口，所述开口暴露出部分所述掺杂柱区以及所述掺杂柱区围绕的所述外延层；在所述介质层上形成金属层，所述金属层覆盖部分所述掺杂柱区、所述掺杂柱区围绕的所述外延层以及部分所述介质层。
[0029]
优选地，所述半导体器件为肖特基器件。
[0030]
优选地，所述碳化硅衬底的材料为碳化硅，电阻率为0.015～0.028ω
·
cm。
[0031]
优选地，所述缓冲层的厚度为0.2～1μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。
[0032]
优选地，所述第一外延层的厚度为1～3μm，载流子浓度为2e15cm-3
～2e16cm-3
。
[0033]
优选地，所述第二外延层的厚度为3～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。
[0034]
优选地，所述第一掺杂类型为n型，第二掺杂类型为p型。
[0035]
根据本发明实施例的半导体器件及其制造方法，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向压降。
[0036]
进一步地，掺杂柱区的杂质总量可以和掺杂柱区所包围的外延层的杂质总量达到相等，从而降低正向压降。
[0037]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通压降显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0038]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通压降，同时外延层的掺杂浓度提高，可以改善正向导通压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0039]
进一步地，该制造方法简单易行，降低了工艺复杂性与工艺难度，可以使用常规的碳化硅生产设备进行制造，适宜大规模批量生产。
附图说明
[0040]
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0041]
图1示出根据本发明实施例提供的半导体器件的结构示意图；
[0042]
图2示出根据本发明实施例提供的半导体器件的制造方法的流程图；
[0043]
图3a-图3d示出本发明实施例提供的半导体器件的制造方法的各步骤的结构示意图。
具体实施方式
[0044]
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0045]
本发明可以各种形式呈现，以下将描述其中一些示例。
[0046]
图1示出根据本发明实施例提供的半导体器件的结构示意图。参见图1，所述半导体器件包括碳化硅衬底200、位于所述碳化硅衬底200上的外延层210、位于外延层210中的掺杂柱区230、位于所述外延层210上的介质层240以及金属层250。
[0047]
在本实施例中，碳化硅衬底200具有第一掺杂类型，为重掺杂结构，电阻率为0.015～0.028ω
·
cm。该碳化硅衬底200的表面例如是(11-20)晶面、(11-23)晶面、(0001)晶面，或者是(0001)晶面朝(11-20)晶面偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
。碳化硅衬底200可以作为半导体器件的阴极。
[0048]
外延层210包括从下至上依次堆叠的缓冲层211、第一外延层212和第二外延层213。外延层210具有第一掺杂类型。第一外延层212、第二外延层213、缓冲层211的掺杂浓度依次增大，即缓冲层211的掺杂浓度大于第二外延层213的掺杂浓度，第一外延层212的掺杂浓度小于第二外延层213的掺杂浓度。第一外延层212为轻掺杂结构，第二外延层213为重掺杂结构。第二外延层213的掺杂浓度增大后形成重掺杂结构，可以减小正向导通压降，第一外延层212的掺杂浓度依然较小，可以使反向击穿电压仍在目标耐压上。
[0049]
在本实施例中，缓冲层211的厚度为0.2～1μm，载流子浓度例如为0.8e18cm-3
～1.2e18cm-3
；第一外延层212的厚度为1～3μm，载流子浓度例如为2e15cm-3
～2e16cm-3
；第二外延层213的厚度为3～10μm，载流子浓度例如为2e16cm-3
～2e17cm-3
，但不限于此。
[0050]
掺杂柱区230通过沿选定的进行方向进行隧道式离子注入(channel implant)形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。所述掺杂柱区230具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反。第一掺杂类型例如为n型，第二掺杂类型例如为p型。
[0051]
在本实施例中，通过在第二外延层213中沿选定的晶向方向进行铝离子的隧道式离子注入形成掺杂柱区230，其中，选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。铝离子沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以是常规随机方向注入或非隧道式注入的注入深度的2～4倍，因此，掺杂柱区230可以贯穿第二外延层213，并且掺杂柱区230的结深可到达第一外延层212的表面，即所述掺杂柱区230的结深与所述第二外延层213的厚度相等。常规的随机方向注入或非隧道式注入形成的阱区的结深一般为0.5～2μm，本技术形成的掺杂柱区230的结深可以达到2～6μm。所述掺杂柱区230为柱状的漂移区。
[0052]
碳化硅衬底200的表面与选定的晶面(例如(11-20)、(11-23)和(0001)晶面中的任一晶面)呈第一角度，离子注入方向与碳化硅衬底200的表面呈第二角度，其中，所述第一角度和所述第二角度互余，即第一角度和第二角度之和为90
°
，选定的晶面与选定的晶向方向垂直，例如，(11-20)晶面与[11-20]晶向方向垂直；(11-23)晶面与[11-23]晶向方向垂直；(0001)晶面与[0001]晶向方向垂直。例如，当碳化硅衬底200的表面是(11-20)晶面时，可以沿垂直碳化硅衬底200表面的方向进行离子注入形成掺杂柱区230，即沿[11-20]晶向方向进行离子注入形成掺杂柱区230；当碳化硅衬底200的表面与(11-20)晶面偏离第一角度例如偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
时，那么离子注入方向也要与碳化硅衬底200的表面呈相应角度(第二角度)，即离子注入方向分别与碳化硅衬底200的表面呈86
±
0.5
°
、82
±
0.5
°
、75
±
0.5
°
、68
±
0.5
°
、45
±
0.5
°
、30
±
0.5
°
，以保证是沿[11-20]晶向方向进行离子注入的。可以理解的是，对于沿[11-23]或[0001]晶向方向的离子注入也是一样。
[0053]
所述掺杂柱区230的杂质总量与所述掺杂柱区230围绕的肖特基势垒区域(即掺杂柱区230围绕的第二外延层213)的杂质总量相等，即所述掺杂柱区230的p型载流子浓度总和与掺杂柱区230围绕的第二外延层213的n型载流子浓度总和达到平衡，例如两者在同一个数量级上，或者说所述掺杂柱区230的p型载流子浓度总和与掺杂柱区230围绕的第二外延层213的n型载流子浓度总和相等。
[0054]
可选地，在半导体器件中还形成有截止环和分压环(未示出)。
[0055]
介质层240覆盖所述外延层210上，介质层240中具有开口，所述开口暴露出部分掺杂柱区230以及掺杂柱区230围绕的所述外延层210。
[0056]
在本实施例中，介质层240例如为氧化层，厚度为1.0～2.0μm。介质层240可以用lpcvd或pecvd进行teos生长形成。
[0057]
金属层250位于所述介质层240上并填充所述介质层240中的开口，所述金属层250覆盖部分所述介质层240并通过所述开口覆盖部分掺杂柱区230以及掺杂柱区230围绕的所述外延层210。
[0058]
在本实施例中，所述开口暴露出的部分掺杂柱区230作为半导体器件的欧姆接触区，掺杂柱区230围绕的第二外延层213作为半导体器件的势垒区。
[0059]
金属层250与掺杂柱区230形成半导体器件的欧姆接触，金属层250与掺杂柱区230围绕的第二外延层213形成肖特基接触。
[0060]
进一步地，所述半导体器件还包括电极、钝化层等结构，在此不再赘述。
[0061]
本实施例中的半导体器件例如为肖特基器件(平面型sbd器件)，但并不局限于此。本发明实施例的平面型sbd器件的电压例如为650v，通过改变注入能量和剂量，还可以用于同类的1200v、1700v等高压sbd器件。
[0062]
当半导体器件处于导通状态时，电子从金属层250(阳极)经第二外延层213、第一外延层212和缓冲层211到达碳化硅衬底200(阴极)。半导体器件的正向压降由第二外延层213、第一外延层212以及缓冲层111的压降串联组成，由于第二外延层213的厚度最厚，对正向压降的影响较大，因此可以通过提高第二外延层213的掺杂浓度以降低正向压降。
[0063]
当半导体器件处于阻断状态时，第二外延层213与掺杂柱区230形成的pn结反偏，随着反向电压的增大耗尽区也逐渐展宽，最终导致整个第二外延区213完全耗尽，反向电压由第一外延层212承担，此时反向电压不仅建立了纵向电场，而且建立了横向电场，其中，通过改变掺杂柱区230的宽度与第二外延层213的宽度来调节掺杂柱区230与第二外延层213的杂质总量，以使掺杂柱区230与第二外延层213的杂质总量达到平衡(相等)，从而使得掺杂柱区230与其围绕的第二外延层213的电荷相互补偿，形成支撑耐压的区域。由于反向电压由第一外延层212承担，因此可以调节第一外延层212来调整击穿电压。
[0064]
由于所述掺杂柱区230的杂质总量与所述掺杂柱区230围绕的肖特基势垒区域的杂质总量平衡(相等)，相比于现有技术中的半导体器件，第二外延层213的浓度可以提高一个数量级。当掺杂柱区230围绕的第二外延层213和掺杂柱区230的电荷不平衡(不相等)时，电压击穿点在纵向的pn结面上；当掺杂柱区230围绕的第二外延层213和掺杂柱区230的电荷平衡(相等)时，电压击穿点在水平向的第一外延层212表面和掺杂柱区230组成的界面上，击穿电压大幅提高，因此，可以通过调整第一外延层212来调整击穿电压。
[0065]
掺杂柱区230与第二外延层213形成二维电场，提高耐压的效率；而第一外延层212形成一维电场，通过这种结构，保证了半导体器件具有较小的正向压降，同时外延层浓度提高，可以改善正向压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0066]
本发明实施例提供的半导体器件，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]
和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向压降。
[0067]
进一步地，掺杂柱区的杂质总量可以和掺杂柱区所包围的外延层的杂质总量达到相等，从而降低正向压降。
[0068]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通压降显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0069]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通压降，同时外延层的掺杂浓度提高，可以改善正向导通压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0070]
图2示出根据本发明实施例提供的半导体器件的制造方法的流程图。图3a-图3d示出本发明实施例提供的半导体器件的制造方法的各步骤的结构示意图。结合图2和图3a-图3d所示，所述半导体器件的制造方法包括以下步骤。
[0071]
在步骤s201中，在碳化硅衬底上形成外延层。
[0072]
参见图3a，在碳化硅衬底200上形成外延层210。
[0073]
在本实施例中，碳化硅衬底200具有第一掺杂类型，为重掺杂结构，电阻率为0.015～0.028ω
·
cm。该碳化硅衬底200的表面例如是(11-20)晶面、(11-23)晶面、(0001)晶面，或者是(0001)晶面朝(11-20)晶面偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
。碳化硅衬底200可以作为半导体器件的阴极。
[0074]
外延层210包括从下至上依次堆叠的缓冲层211、第一外延层212和第二外延层213。外延层210具有第一掺杂类型。第一外延层212、第二外延层213、缓冲层211的掺杂浓度依次增大，即缓冲层211的掺杂浓度大于第二外延层213的掺杂浓度，第一外延层212的掺杂浓度小于第二外延层213的掺杂浓度。第一外延层212为轻掺杂结构，第二外延层213为重掺杂结构。第二外延层213的掺杂浓度增大后形成重掺杂结构，可以减小正向导通压降，第一外延层212的掺杂浓度依然较小，可以使反向击穿电压仍在目标耐压上。
[0075]
在本实施例中，缓冲层211的厚度为0.2～1μm，载流子浓度例如为0.8e18cm-3
～1.2e18cm-3
；第一外延层212的厚度为1～3μm，载流子浓度例如为2e15cm-3
～2e16cm-3
；第二外延层213的厚度为3～10μm，载流子浓度例如为2e16cm-3
～2e17cm-3
，但不限于此。
[0076]
在步骤s202中，在外延层210中形成掺杂柱区230。
[0077]
具体地，参见图3b，在外延层210上形成氧化层220作为掩膜，对氧化层220进行光刻和刻蚀形成离子注入窗口221。其中，氧化层220例如为氧化硅，厚度例如为1～3μm，但不限于此。
[0078]
参见图3c，通过所述离子注入窗口221进行隧道式离子注入形成掺杂柱区230，然后去除所述氧化层220。
[0079]
在本实施例中，通过在第二外延层213中沿选定的晶向方向进行铝离子的隧道式离子注入形成掺杂柱区230，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。铝离子沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道
式离子注入深度可以为常规随机方向注入或非隧道式注入的注入深度的2～4倍，因此，掺杂柱区230可以贯穿第二外延层213，并且掺杂柱区230的结深可到达第一外延层212的表面，即所述掺杂柱区230的结深与所述第二外延层213的厚度相等。常规的随机方向注入或非隧道式注入形成的阱区的结深一般为0.5～2μm，本技术形成的掺杂柱区230的结深可以达到2～6μm。所述掺杂柱区230为柱状的漂移区。
[0080]
碳化硅衬底200的表面与选定的晶面(例如(11-20)、(11-23)和(0001)晶面中的任一晶面)呈第一角度，离子注入方向与碳化硅衬底200的表面呈第二角度，其中，所述第一角度和所述第二角度互余，即第一角度和第二角度之和为90
°
，选定的晶面与选定的晶向方向垂直，例如，(11-20)晶面与[11-20]晶向方向垂直；(11-23)晶面与[11-23]晶向方向垂直；(0001)晶面与[0001]晶向方向垂直。例如，当碳化硅衬底200的表面是(11-20)晶面时，可以沿垂直碳化硅衬底200表面的方向进行离子注入形成掺杂柱区230，即沿[11-20]晶向方向进行离子注入形成掺杂柱区230；当碳化硅衬底200的表面与(11-20)晶面偏离第一角度例如偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
时，那么离子注入方向也要与碳化硅衬底200的表面呈相应角度(第二角度)，即离子注入方向分别与碳化硅衬底200的表面呈86
±
0.5
°
、82
±
0.5
°
、75
±
0.5
°
、68
±
0.5
°
、45
±
0.5
°
、30
±
0.5
°
，以保证是沿[11-20]晶向方向进行离子注入的。可以理解的是，对于沿[11-23]或[0001]晶向方向的离子注入也是一样。
[0081]
所述掺杂柱区230的杂质总量与所述掺杂柱区230围绕的肖特基势垒区域(即掺杂柱区230围绕的第二外延层213)的杂质总量相等，即所述掺杂柱区230的p型载流子浓度总和与掺杂柱区230围绕的第二外延层213的n型载流子浓度总和达到平衡，例如两者在同一个数量级上，或者说所述掺杂柱区230的p型载流子浓度总和与掺杂柱区230围绕的第二外延层213的n型载流子浓度总和相等。
[0082]
所述掺杂柱区230可以通过多次离子注入形成，采用350～650℃的高温铝离子注入，例如第一次的离子注入能量为450～600kev，离子掺杂浓度为1e13cm-3
～4e14cm-3
；第二次的离子注入能量为300～450kev，离子掺杂浓度为5e13cm-3
～5e14cm-3
；第三次的离子注入能量为150～300kev，离子掺杂浓度为1e14cm-3
～2e15cm-3
；第四次的离子注入能量为50～100kev，离子掺杂浓度为1e15cm-3
～2e15cm-3
。优选地，采用箱式注入(box implant)方法进行隧道式离子注入。
[0083]
对半导体器件进行高温激活，激活温度为1650℃～1750℃，时间为10～40min。
[0084]
进一步地，在对半导体器件进行高温激活之前，在外延层210上形成氧化硅膜，通过光刻和刻蚀在氧化硅膜中形成注入窗口，通过窗口对外延层进行第一掺杂类型和第二掺杂类型的离子注入，形成半导体器件的截止环和分压环(未示出)。
[0085]
在步骤s203中，在外延层210上形成介质层240，所述介质层240中具有开口241，所述开口241暴露出部分掺杂柱区230以及掺杂柱区230围绕的所述外延层210。
[0086]
参见图3c，在外延层210上生长氧化层作为介质层240，厚度为1.0～2.0μm。该介质层240可以采用lpcvd或pecvd进行teos生长形成，对所述外延层210的表面进行保护。对所述介质层240进行刻蚀形成开口241以暴露出部分掺杂柱区230以及掺杂柱区230围绕的所述外延层210。
[0087]
在步骤s204中，在所述介质层240上形成金属层250，金属层250位于所述介质层
240上并填充所述介质层240中的开口，所述金属层250覆盖部分所述介质层240并通过所述开口覆盖部分掺杂柱区230以及掺杂柱区230围绕的所述外延层210，即金属层250覆盖部分掺杂柱区230、掺杂柱区230围绕的所述外延层210以及部分介质层240。所述金属层250例如为ti/al。
[0088]
在本实施例中，所述开口暴露出的部分掺杂柱区230作为半导体器件的欧姆接触区，掺杂柱区230围绕的第二外延层213作为半导体器件的势垒区。
[0089]
金属层250与掺杂柱区230形成半导体器件的欧姆接触，金属层250与掺杂柱区230围绕的第二外延层213形成肖特基接触。
[0090]
进一步地，对半导体器件进行后续常规工艺的碳化硅衬底减薄、各电极的形成、表面钝化层的形成等步骤，形成sbd器件，在此不再详细描述。
[0091]
本实施例中的半导体器件例如为肖特基器件(平面型sbd器件)，但并不局限于此。本发明实施例的平面型sbd器件的电压例如为650v，通过改变注入能量和剂量，还可以用于同类的1200v、1700v等高压sbd器件。
[0092]
本发明实施例提供的半导体器件的制造方法，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规的随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向压降。
[0093]
进一步地，掺杂柱区的杂质总量和掺杂柱区所包围的外延层的杂质总量达到相等，从而降低正向压降。
[0094]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通压降显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0095]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通压降，同时外延层的掺杂浓度提高，可以改善正向导通压降的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0096]
进一步地，该制造方法简单易行，降低了工艺复杂性与工艺难度，可以使用常规的碳化硅生产设备进行制造，适宜大规模批量生产。
[0097]
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。