硅基混成多量子阱结构及其制备方法与流程

1.本发明属于半导体技术领域，特别涉及一种硅基混成多量子阱结构及其制备方法。


背景技术：

2.光电子集成技术有利于信号的高速传输，引起了越来越多的重视。光电子集成技术正向三个方向发展：一是高速与高性能，实现低噪声、高宽带、大动态范围，满足终端用户对于高速数据传输的需求；二是阵列化大规模集成，可以满足骨干网对于大幅提速的需求；三是多功能信号处理，将信号产生、判断、发射、探测等复杂信号处理功能进行单片集成。而光电集成的关键技术无疑是光子集成器件与高速微电子器件的集成技术。
3.基于硅发展高速微电子器件取得了巨大成功，硅是最重要和应用最广泛的半导体材料，是微电子和集成电路领域的基础。然而，基于硅发展光子集成器件遇到困难。硅是间接带隙材料，难以自发光。所以在硅衬底上制备或者集成其他材料实现发光是通常选取的手段。在硅衬底上外延iii-v族等可以直接发光的材料，但是遇到晶格失配、极性失配、热失配等问题。研究人员尝试了在硅衬底上多种发光材料的外延生长，但都没有取得较好的效果。


技术实现要素：

4.本发明要解决的技术问题是为了克服现有技术中硅衬底上制备或者集成发光材料容易发生失配的缺陷，提供一种硅基混成多量子阱结构及其制备方法。
5.本发明是通过下述技术方案来解决上述技术问题：
6.本发明提供了一种硅基混成多量子阱结构，包括依次设置于衬底上的缓冲层和至少一个组合层；所述组合层包括势垒层和bgaasbi材料的势阱层，所述势阱层的材料组分满足：
7.b
x
ga
1-x
as
1-y
biy，其中，x≥5％，y≥5％；
8.所述势阱层相对于所述势垒层靠近所述缓冲层。
9.较佳地，所述缓冲层和所述势垒层为si材料。
10.较佳地，所述组合层的个数不大于5。
11.较佳地，所述势阱层的厚度为5nm-10nm。
12.较佳地，所述势垒层的厚度为10nm-20nm。
13.较佳地，所述势阱层掺杂的载流子浓度低于3
×
10
16
cm-3
；
14.和/或，
15.所述势垒层掺杂的载流子浓度低于3
×
10
16
cm-3
。
16.较佳地，所述势阱层的材料为b
0.06
ga
0.94
as
0.92
bi
0.08
。
17.较佳地，所述势阱层的材料为b
0.1
ga
0.9
as
0.9
bi
0.1
。
18.本发明还提供了一种硅基混成多量子阱结构的制备方法，用于制备上述的硅基混
成多量子阱结构，所述制备方法包括以下步骤：
19.在衬底上外延生长缓冲层；
20.在所述缓冲层上生长若干个组合层；所述组合层包括势垒层和bgaasbi材料的势阱层，所述势阱层的材料组分满足：
21.b
x
ga
1-x
as
1-y
biy，其中，x≥5％，y≥5％；
22.所述势阱层相对于所述势垒层靠近所述缓冲层。
23.较佳地，所述组合层的数量为1～5。
24.本发明的积极进步效果在于：本发明通过提供一种硅基混成多量子阱结构及其制备方法，在保证硅基发光的前提下，能够极大地缓解晶格失配，以及能够克服热失配和极性失配；从而提高了半导体材料的质量，能够应用并有助于高速微电子器件的质量提升。
附图说明
25.图1为本发明的实施例的硅基混成多量子阱结构的结构示意图。
26.图2为本发明的实施例的硅基混成多量子阱结构的制备方法的流程图。
27.图3为本发明的实施例的硅基b
0.06
ga
0.94
as
0.92
bi
0.08
/si多量子阱结构的结构示意图。
28.图4为本发明的实施例的硅基b
0.1
ga
0.9
as
0.9
bi
0.1
/si多量子阱结构的结构示意图。
具体实施方式
29.下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
30.参见图1所示，本实施例提供了一种硅基混成多量子阱结构，包括依次设置于衬底1上的缓冲层2和至少一个组合层3；组合层3包括bgaasbi材料的势阱层31和势垒层32，势阱层31的材料组分满足：
31.b
x
ga
1-x
as
1-y
biy，其中，x≥5％，y≥5％；
32.势阱层31相对于势垒层32靠近缓冲层2。
33.本实施例si材料的衬底1上的组合层3，即bgaasbi/si多量子阱结构可以实现硅基的发光。bgaasbi材料的势阱层31为直接带隙，与si衬底具有较小的晶格失配。bgaasbi材料的势阱层31厚度较薄，可以承受与si衬底的热失配。利用金属有机化学气相沉积和分子束外延方法分别生长相应的势阱层31和势垒层32，金属有机化学气相沉积腔体中h气氛下的退火可以在si材料表面形成双原子台阶，克服极性失配的影响，实现高质量材料。
34.作为较佳的实施方式，缓冲层2和所述势垒层为si材料。
35.作为较佳的实施方式，组合层3的个数不大于5。
36.作为较佳的实施方式，势阱层31的厚度为5nm-10nm。
37.作为较佳的实施方式，势垒层32的厚度为10nm-20nm。
38.作为较佳的实施方式，势阱层31掺杂的载流子浓度低于3
×
10
16
cm-3
；
39.所述势垒层32掺杂的载流子浓度低于3
×
10
16
cm-3
。
40.作为较佳的实施方式，势阱层31的材料为b
0.06
ga
0.94
as
0.92
bi
0.08
。
41.作为较佳的实施方式，势阱层31的材料为b
0.1
ga
0.9
as
0.9
bi
0.1
。
42.参见图2所示，通过下述制备方法制备硅基混成多量子阱结构，包括步骤：
43.s1.在衬底上外延生长缓冲层。
44.s2.在缓冲层上生长若干个组合层；组合层包括势垒层和bgaasbi材料的势阱层，势阱层的材料组分满足：b
x
ga
1-x
as
1-y
biy，其中，x≥5％，y≥5％；
45.势阱层相对于所述势垒层靠近所述缓冲层。
46.参见图3，作为较佳的实施方式，本实施例示出了一种硅基b
0.06
ga
0.94
as
0.92
bi
0.08
/si多量子阱结构，包括：
47.1、分子束外延生长的si缓冲层，厚度200nm。
48.2、金属有机化学气相沉积生长的b
0.06
ga
0.94
as
0.92
bi
0.08
势阱层，厚度8nm。
49.3、分子束外延生长的si势垒层，厚度20nm。
50.4、上述b
0.06
ga
0.94
as
0.92
bi
0.08
势阱层和si势垒层构成的量子阱结构周期为3。本领域技术人员可以理解，b
0.06
ga
0.94
as
0.92
bi
0.08
势阱层和si势垒层构成的量子阱结构即上述的一个组合层。
51.5、上述材料均不掺杂。
52.制备上述硅基b
0.06
ga
0.94
as
0.92
bi
0.08
/si多量子阱结构的步骤如下：
53.s1’、将si衬底传入分子束外延生长室腔体，si衬底除气脱氧，采用分子束外延方法生长200nm厚的si缓冲层。
54.s2’、停止生长后，样品降温至室温。将样品在真空环境下传输到金属有机化学气相沉积腔体，对材料在h气氛下进行退火。
55.s3’、采用金属有机化学气相沉积生长8nm厚的b
0.06
ga
0.94
as
0.92
bi
0.08
量子阱材料。
56.s4’、停止生长后，样品降温至室温，金属有机化学气相沉积腔体抽真空。然后将样品在真空环境下传输到分子束外延腔体。
57.s5’、采用分子束外延生长20nm厚的si势垒层。
58.s6’、依次重复上述第2-5步骤2次，合计完成共3个周期的量子阱结构即组合层的生长。
59.参见图4，作为较佳的实施方式，本实施例还示出了一种硅基b
0.1
ga
0.9
as
0.9
bi
0.1
/si多量子阱结构，包括：
60.1、分子束外延生长的si缓冲层，厚度500nm，不掺杂。
61.2、金属有机化学气相沉积生长的b
0.1
ga
0.9
as
0.9
bi
0.1
势阱层，厚度5nm，n型载流子浓度约1
×
10
16
cm-3
62.3、分子束外延生长的si势垒层，厚度15nm，不掺杂
63.4、重复上述b
0.1
ga
0.9
as
0.9
bi
0.1
势阱层和si势垒层2次，构成3个周期的量子阱结构。本领域技术人员可以理解，b
0.1
ga
0.9
as
0.9
bi
0.1
势阱层和si势垒层构成的量子阱结构即上述的一个组合层。
64.制备上述硅基b
0.06
ga
0.94
as
0.92
bi
0.08
/si多量子阱结构的步骤包括：
65.s1”、将si衬底传入分子束外延生长室腔体，si衬底除气脱氧，采用分子束外延方法生长500nm厚的不掺杂si缓冲层；
66.s2”、停止生长后，样品降温至室温。将样品在真空环境下传输到金属有机化学气相沉积腔体，对材料在h气氛下进行退火；
67.s3”、采用金属有机化学气相沉积生长5nm厚的b
0.1
ga
0.9
as
0.9
bi
0.1
量子阱材料，以sih4作为掺杂材料，n型载流子浓度约1
×
10
16
cm-3
；
68.s4”、停止生长后，样品降温至室温，金属有机化学气相沉积腔体抽真空。然后将样品在真空环境下传输到分子束外延腔体；
69.s5”、采用分子束外延生长15nm厚的不掺杂si势垒层；
70.s6”、依次重复上述第2-5步骤2次，合计完成生长3个周期的b
0.1
ga
0.9
as
0.9
bi
0.1
/si量子阱结构。
71.本实施例通过提供一种硅基混成多量子阱结构及其制备方法，在保证硅基发光的前提下，极大地缓解晶格失配，以及克服了热失配和极性失配；从而提高了半导体材料的质量，能够应用并有助于高速微电子器件的质量提升。
72.虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。