一种异步存储器自适应时钟产生电路及方法与流程

1.本发明涉及数据处理技术领域，特别涉及一种异步存储器自适应时钟产生电路及方法。


背景技术：

2.目前，单芯片的并口异步存储器仍然广泛应用在数据暂存、指令存储和存算一体等电子系统中，比如rsram，并行nor flash，并行mram，并行rram等。此类异步存储器并行总线接口简单，容易互联和方便总线共享；地址或控制信号有变化才响应读出数据，因此功耗低；作为指令cache应用还具有就地执行(xip，execute in place)指令优势，指令代码不必读到系统ram中就可以直接在存储器内运行，简化系统程序调度。并口异步存储器相比于ddr等同步存储器，接口上没有时钟端口，而是采用地址和片选等信号的跳变触发存储器的读写操作，地址变化的周期等同于同步存储器时钟周期，而当地址和片选等控制信号没有变化时，异步存储器则处于低功耗的待机状态。因此并口异步存储器内部都包含地址变化检测(atd，address transition detector)电路，此电路的主要作用是检测外部地址和片选等控制信号的跳变并产生时钟信号，时钟信号控制存储器的数据写入和读出。
3.由于前级控制器每个输出io的延时差异和信号板级布线路径差异，会造成地址总线和控制线每个信号间到达存储器引脚的时间不相等，一般称为信号输入延时偏斜skew，输入信号skew作为atd电路的输入干扰源，需要做特殊滤波处理，并以第一个输入信号的跳变触发生成时钟，产生的时钟锁存地址，但实际每个应用场景地址间的skew都不同，会导致时钟可能锁存错误或不稳定的地址，最终影响存储器读出非预期地址的数据。通常的解决方案是根据各类应用统计信号间skew，把atd产生的时钟固定延时一段时间，保证时钟能正确锁存稳定有效的地址。但这种方法对存储器访问延时开销较大，特别是在输入信号skew不变的情况下，atd的时钟延时成为了高速存储器访问时间提升的瓶颈。


技术实现要素：

4.本发明提供了一种异步存储器自适应时钟产生电路及方法，其目的是为了通过感知地址线的跳变产生自适应触发时钟，使异步存储器的读出延时减小，提升系统控制器对存储器的访问速率。
5.为了达到上述目的，本发明提供了一种异步存储器自适应时钟产生电路，包括：
6.多脉冲产生汇聚电路，用于将产生的多路窄高脉冲信号进行汇聚；
7.滤波取反电路，用于将汇聚后得到的窄高脉冲序列信号进行滤波和取反；
8.时钟重建电路，用于将滤波和取反后得到的低脉冲信号进行时钟重建处理，产生自适应时钟；
9.多脉冲产生汇聚电路的输出端与滤波取反电路的输入端连接，滤波取反电路的输出端与时钟重建电路的输入端连接。
10.进一步来说，多脉冲产生汇聚电路包括：多个第一延时单元、多个异或门和第一或
门；
11.多个延时单元与多个异或门一一对应，每个延时单元的输出端与异或门的输入端连接，每个异或门的输出端均与第一或门的输入端连接，第一或门的输出端与滤波取反电路的输入端连接。
12.进一步来说，滤波取反电路包括：第二延时单元、第一与门、第二与门、第三与门、第二或门和第一反相器，第二延时单元的输入端与第一或门的输出端，第二延时单元的输出端与第一与门的第二输入端、第二与门的第一输入端连接，第二与门的第二输入端、第三与门的第一输入端与第一或门的输出端连接，第一与门的第一输入端与第二或门的输出端连接，第三与门的第二输入端与第二或门的输出端连接，第一与门的输出端、第二与门的输出端、第三与门的输出端均与第二或门的输入端连接，第二或门的输出端与第一反相器的输入端连接，第一反相器的输出端与时钟重建电路连接。
13.进一步来说，时钟重建电路包括：第三延时单元、第二反相器和第四与门，第三延时单元的输入端与第二或门的输出端连接，第三延时单元的输出端与第二反相器的输入端连接，第二反相器的输出端与第四与门的第一输入端连接，第四与门的第二输入端与第三延时单元的输入端连接。
14.进一步来说，还包括：
15.输入锁存电路，用于通过自适应时钟将输入的信号进行锁存；
16.输入锁存电路由触发器组组成，触发器组的ck端口与第四与门的输出端连接。
17.本发明还提供了一种异步存储器自适应时钟产生方法，应用于上述的异步存储器自适应时钟产生电路，包括：
18.步骤1，存储控制器访问异步存储器控制地址总线；
19.步骤2，使地址总线的上升沿或下降沿跳变，产生多路相位不同的窄高脉冲信号；
20.步骤3，将多路相位不同的窄高脉冲信号进行汇聚，生成宽度不同的窄高脉冲序列信号；
21.步骤4，将宽度不同的窄高脉冲序列信号进行滤波和取反，获取自适应初始低脉冲信号；
22.步骤5，对自适应初始低脉冲信号进行时钟重建，生成自适应时钟。
23.进一步来说，步骤1包括：
24.存储控制器以地址周期的变化进行触发访问异步存储器，读取访问时的地址所存的数据，并以固定周期采集地址锁存的数据。
25.进一步来说，步骤4包括：
26.将宽度不同的窄高脉冲序列信号进行滤波，滤除窄高脉冲序列信号在汇聚过程中产生的毛刺低脉冲；
27.将滤除毛刺低脉冲后的窄高脉冲序列信号进行取反，生成自适应初始低脉冲信号。
28.本发明的上述方案有如下的有益效果：
29.本发明的自适应时钟产生电路通过检测一定范围地址skew的最后一个地址线的跳变，以此来产生自适应时钟，通过自适应时钟可以稳定的锁存有效地址，存储器在此触发时钟周期内可以有序的完成读写操作；相较于传统的atd电路，采用逻辑门电路结构简单，
且能保证每次触发的时钟周期都是有效的读写周期，避免多次无效的访问，功耗更低；也可更广泛应用各种地址间的skew不同的场景，特别在系统输入信号skew较小的情况下，本发明可以自适应的跟随缩短时钟产生延时，使异步存储器的读出延时减小，提升系统控制器对存储器访问速率。
30.本发明的其它有益效果将在随后的具体实施方式部分予以详细说明。
附图说明
31.图1为本发明实施例中自适应时钟产生电路的结构图；
32.图2为本发明实施例中自适应时钟产生时序图；
33.图3为本发明实施例中自适应时钟产生方法的工作流程图；
34.图4为本发明实施例中异步存储器地址访问控制的读时序图。
具体实施方式
35.为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
36.在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的电路或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
37.在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是锁定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
38.此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
39.本发明针对现有的问题，提供了一种异步存储器自适应时钟产生电路及方法。
40.如图1所示，本发明的实施例提供了一种异步存储器自适应时钟产生电路，包括：
41.多脉冲产生汇聚电路，用于将产生的多路窄高脉冲信号进行汇聚；
42.滤波取反电路，用于将汇聚后得到的窄高脉冲序列信号进行滤波和取反；
43.时钟重建电路，用于将滤波和取反后得到的低脉冲信号进行时钟重建处理，产生自适应时钟；
44.多脉冲产生汇聚电路的输出端与滤波取反电路的输入端连接，滤波取反电路的输出端与时钟重建电路的输入端连接。
45.具体来说，多脉冲产生汇聚电路包括：多个第一延时单元delay0、多个异或门u1和第一或门k1；多个延时单元与多个异或门u1一一对应，每个第一延时单元delay0的输出端
与异或门u1的输入端连接，每个异或门u1的输出端均与第一或门k1的输入端连接，第一或门k1的输出端与滤波取反电路的输入端连接；
46.a[0]～a[n]地址线输出的信号分别经过第一延时单元delay0与未延时的初始信号，输入异或门u1，异或操作产生初始脉冲，第一延时单元delay0延时决定初始脉冲宽度，最终产生多路相位不同的窄高脉冲信号，通过第一或门k1将多路相位不同的窄高脉冲信号汇聚成宽度不同的窄高脉冲序列ck0，并将宽度不同的窄高脉冲序列ck0输入滤波取反电路。
[0047]
具体来说，滤波取反电路包括：第二延时单元delay1、第一与门i1、第二与门i2、第三与门i3、第二或门k2和第一反相器j1，第二延时单元delay1的输入端与第一或门k1的输出端，将宽度不同的窄高脉冲序列ck0输入第二延时单元delay1，第二延时单元delay1的输出端与第一与门i1的第二输入端、第二与门i2的第一输入端连接，实现滤除小于delay1宽度的窄脉冲，为了保证安全的通过有效的脉冲(脉冲宽度≥delay0)，可设置delay0≥2*delay1；第二与门i2的第二输入端、第三与门i3的第一输入端与第一或门k1的输出端连接，实现数据锁存；第一与门i1的第一输入端与第二或门k2的输出端连接，第三与门i3的第二输入端与第二或门k2的输出端连接，第一与门i1的输出端、第二与门i2的输出端、第三与门i3的输出端均与第二或门k2的输入端连接，第二或门k2的输出端与第一反相器j1的输入端连接，第一反相器j1的输出端与时钟重建电路连接；经过滤波和扩展的脉冲信号经过第一反相器j1得到宽度不同的自适应初始低脉冲ck1，初始低脉冲ck1的低脉宽≥delay0，初始低脉冲ck1相对于窄高脉冲序列ck0相位延时delay1，低脉宽的宽度和最小间隔由不同应用场景的地址偏斜skew决定，体现了自适应的特点。
[0048]
具体来说，时钟重建电路包括：第三延时单元delay2、第二反相器j2和第四与门i4，第三延时单元delay2的输入端与第二或门k2的输出端连接，第三延时单元delay2的输出端与第二反相器j2的输入端连接，第二反相器j2的输出端与第四与门i4的第一输入端连接，第四与门i4的第二输入端与第三延时单元delay2的输入端连接；
[0049]
自适应初始低脉冲ck1经过第三延时单元delay2和反相器j2后作为第四与门i4的第一输入信号，未经延时的自适应初始低脉冲ck1作为第四与门i4的第二输入信号，通过第四与门i4后产生自适应时钟ck2，自适应时钟ck2的高脉冲宽度为delay2，自适应时钟ck2的最小高脉冲间隔时间为delay0 delay1，异步存储器自适应时钟产生时序如图2所示。
[0050]
具体来说，还包括：
[0051]
输入锁存电路，用于通过自适应时钟对信号进行锁存；
[0052]
输入锁存电路由触发器组flip-flop组成，触发器组flip-flop的ck端口与第四与门i4的输出端连接；
[0053]
所有地址总线a[n:0]、数据总线d[n:0]、片选使能#e和读写使能#w信号作为flip-flop触发器组的数据输入，自适应时钟ck2作为flip-flop触发器组的时钟输入，实现存储器所有信号的锁存，锁存后的地址、数据和控制信号与自适应时钟ck2保持同步的关系。
[0054]
锁存后的地址经过译码选中存储阵列的数据，通过自适应时钟ck2控制开启和关闭灵敏放大器，实现选中数据的快速输出；通过自适应时钟ck2触发存储外围逻辑(地址译码、灵敏放大、输入输出控制逻辑等)和存储阵列到数据输出的最大延时tckq决定了自适应时钟ck2的最小高脉冲间隔时间，delay0 delay1的最小值大于延时tckq的最大值。
[0055]
如图3所示，本发明的实施例还提供了一种异步存储器自适应时钟产生方法，应用于上述的异步存储器自适应时钟产生电路，包括：
[0056]
步骤1，存储控制器访问异步存储器时控制地址总线，该地址总线包括a[0]～a[n]地址线；
[0057]
步骤2，使地址总线的上升沿或下降沿跳变，产生多路相位不同的窄高脉冲信号；
[0058]
步骤3，将多路相位不同的窄高脉冲信号进行汇聚，生成宽度不同的窄高脉冲序列信号；
[0059]
步骤4，将宽度不同的窄高脉冲序列信号进行滤波和取反，获取宽度不同的自适应初始低脉冲信号；
[0060]
步骤5，将宽度不同的自适应初始低脉冲信号进行时钟重建，生成自适应时钟。
[0061]
具体来说，本发明实施例采用如dsp或fpga等存储控制器访问并口异步存储器，是以地址周期t
avav
的变化进行触发访问并口异步存储器，并在并口异步存储器中读取出有效的数据t
avqv
后，以固定周期采集地址所存的数据，具体时序如图4所示。
[0062]
存储控制器访问异步存储器的随机地址，使每根地址线(a[0]～a[n])的上升沿或下降沿跳变都能单独产生时钟，如将a[0]地址线信号经过异或操作产生初始脉冲，存储控制器输出的每根地址线均可能跳变产生时钟，且由于前级驱动和pcb布线使得到达并口异步存储器端口信号存在延时偏斜skew，最终产生多路相位不同的窄高脉冲信号。
[0063]
将多路相位不同的窄高脉冲信号进行汇聚，生成宽度不同的窄高脉冲序列ck0。
[0064]
将宽度不同的窄高脉冲序列ck0进行滤波和取反，滤除在窄高脉冲序列ck0的汇聚过程中产生的毛刺低脉冲，通过对滤除毛刺低脉冲后的窄高脉冲序列ck0进行取反，取出自适应时钟触发的参考上升沿。为了保证安全的通过有效的脉冲，将经过滤波和取反的窄高脉冲系列ck0进行处理得到自适应初始低脉冲ck1，该自适应初始低脉冲ck1的脉冲宽度不同，自适应初始低脉冲ck1的低脉宽的宽度和最小瓶间隔由不同应用场景的地址偏斜skew决定，体现了自适应的特点。
[0065]
将宽度不同的自适应初始低脉冲信号进行时钟重建处理，生成固定脉宽的自适应时钟ck2；具体来说，宽度不同的自适应初始低脉冲信号经过第一延时单元delay2时，输出了延时delay2时间的宽度不同的自适应低脉冲信号，该信号通过第二反相器j2后，输出了延时delay2时间的宽度不同的自适应高脉冲信号，该信号与原始的宽度不同的自适应初始低脉冲ck1通过第四与门i4后，最终生成了固定脉宽的自适应高脉冲时钟ck2。
[0066]
本发明实施例通过检测一定范围地址skew的最后一个地址线的跳变，以此来产生自适应时钟，通过自适应时钟可以稳定的锁存有效地址，并口异步存储器在此触发时钟周期内可以有序的完成读写操作；相较于传统的atd电路，本发明是在一定时间内检测最后一个地址线变化，保证每次触发的时钟周期都是有效的读写周期，避免多次无效的访问，功更低耗；也可更广泛应用各种地址间的skew不同的场景，特别在系统输入信号skew较小的情况下，本发明可以自适应的跟随缩短时钟产生延时，使异步存储器的读出延时减小，提升系统控制器对存储器访问速率。
[0067]
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。