显示装置的制作方法

1.本发明涉及显示装置。


背景技术：

2.显示装置包括数据驱动部、栅极驱动部以及像素。数据驱动部通过数据线将数据信号提供于像素。栅极驱动部利用从外部提供的栅极电源和时钟信号而生成栅极信号，并通过栅极线将栅极信号依次提供于像素。例如，栅极驱动部响应于时钟信号而将栅极电源输出为导通电平的栅极信号。各个像素可以响应于栅极信号而记录对应的数据信号，并对应于数据信号发光。


技术实现要素：

3.由于包括在栅极驱动部(或者，级电路)中的晶体管的阈值电压，栅极信号不能从高电平直接转换到低电平，可能具有中电平并以梯级形式转换。即，当晶体管的阈值电压存在偏差时，可能按照每个栅极线产生栅极信号的偏差。
4.当栅极信号之间产生偏差时，由于对被栅极信号控制的像素电路的晶体管的工作带来影响，可能产生亮度差，结果可能被显示装置的用户识别为横条纹的缺陷。
5.本发明所要解决的技术问题在于提供通过补偿栅极信号的输出偏差而能够缓解或防止栅极信号的变动引起的亮度偏差的显示装置。
6.但是，本发明的目的不限于上述的目的，可以在不脱离本发明的构思以及领域的范围中进行各种扩展。
7.用于解决所述问题的根据本发明的一实施例的显示装置包括：显示面板，包括栅极线以及连接于所述栅极线的像素；以及栅极驱动部，包括向所述栅极线提供栅极信号的多个级。
8.所述级中的第一级包括：节点控制部，包括输入端子，并控制第一控制节点的电压以及第二控制节点的电压；以及输出部，连接于第一栅极电源线，并响应于所述第一控制节点的电压而将所述第一栅极电源线的第一栅极电源电压作为栅极信号通过输出端子输出，所述节点控制部包括以二极管形式连接于所述输入端子和所述第二控制节点之间的第一辅助晶体管以及连接于所述第二控制节点和所述输出端子之间的升压电容器。
9.可以是，在施加于所述输入端子的信号具有第一逻辑低电平的时段中，所述第二控制节点的电压在施加于第一时钟输入端子的信号从逻辑高电平转换为第一逻辑低电平的时间点从所述逻辑高电平转换为比所述第一逻辑低电平低的第二逻辑低电平，并在施加于所述输入端子的信号保持所述第一逻辑低电平的期间保持所述第二逻辑低电平。
10.可以是，所述输出部包括：上拉晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述输出端子的第二电极以及连接于所述第一控制节点的栅极电极；以及下拉晶体管，包括连接于所述输出端子的第一电极、连接于第二栅极电源线的第二电极以及连接于所述第二控制节点的栅极电极。
11.可以是，所述节点控制部还包括第一时钟输入端子以及第二时钟输入端子，并包括：第一晶体管，包括连接于所述输入端子的第一电极、第二电极以及连接于所述第一时钟输入端子的栅极电极；第二晶体管，包括连接于所述第一栅极电源线的第一电极、第二电极以及栅极电极；第三晶体管，包括连接于所述第二晶体管的第二电极的第一电极、连接于所述第二时钟输入端子的第二电极以及连接于所述第一辅助晶体管的第一电极的栅极电极；第四晶体管，包括连接于所述第二晶体管的栅极电极的第一电极、连接于所述第一时钟输入端子的第二电极以及连接于所述第一晶体管的第二电极的栅极电极；第五晶体管，包括连接于所述第四晶体管的第一电极的第一电极、连接于所述第二栅极电源线的第二电极以及连接于所述第一时钟输入端子的栅极电极；第一耦合晶体管，包括连接于所述第五晶体管的第一电极的第一电极、第二电极以及连接于所述第二栅极电源线的栅极电极；第一耦合电容器，包括连接于所述第一耦合晶体管的第二电极的第一电极以及第二电极；第六晶体管，包括连接于所述第一控制节点的第一电极、连接于所述第一耦合电容器的第二电极的第二电极以及连接于所述第二时钟输入端子的栅极电极；以及第七晶体管，包括连接于所述第一耦合电容器的第二电极的第一电极、连接于所述第二时钟输入端子的第二电极以及连接于所述第一耦合电容器的第一电极的栅极电极。
12.可以是，所述节点控制部还包括：第二辅助晶体管，包括连接于所述输入端子的第一电极、连接于所述第一辅助晶体管的第一电极的第二电极以及连接于所述第二栅极电源线的栅极电极。
13.可以是，所述第一辅助晶体管包括连接于所述第三晶体管的栅极电极的第一电极、连接于所述第二控制节点的第二电极以及连接于所述第三晶体管的栅极电极的栅极电极。
14.可以是，所述节点控制部还包括：第三辅助晶体管，包括连接于所述输入端子的第一电极、连接于所述第二辅助晶体管的第一电极的第二电极以及连接于所述第一时钟输入端子的栅极电极。
15.可以是，所述节点控制部还包括：第二耦合电容器，包括连接于所述第二晶体管的第二电极的第一电极以及连接于所述第三晶体管的栅极电极的第二电极；以及第二耦合晶体管，包括连接于所述第一晶体管的第二电极的第一电极、连接于所述第二控制节点的第二电极以及连接于所述第二栅极电源线的栅极电极。
16.可以是，所述第一级还包括：第八晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述第一控制节点的第二电极以及连接于所述第一晶体管的第二电极的栅极电极；以及第一电容器，包括连接于所述第一栅极电源线的第一电极以及连接于所述第一控制节点的第二电极。
17.可以是，所述第一级还包括：复位晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述第一晶体管的第二电极的第二电极以及连接于复位信号线的栅极电极。
18.用于解决所述问题的根据本发明的一实施例的显示装置包括：显示面板，包括栅极线以及连接于所述栅极线的像素；以及栅极驱动部，包括向所述栅极线提供栅极信号的多个级。
19.所述级中的第一级包括：节点控制部，包括输入端子，并控制第一控制节点的电压以及第二控制节点的电压；以及输出部，连接于第一栅极电源线，并响应于所述第一控制节
点的电压而将所述第一栅极电源线的第一栅极电源电压作为栅极信号通过输出端子输出。
20.所述节点控制部在所述输出端子和所述第二控制节点之间包括反馈路径，在所述反馈路径上包括以二极管形式连接于所述输入端子和所述第二控制节点之间的第一辅助晶体管、连接于所述第二控制节点和所述输出端子之间的升压电容器以及连接于所述输出端子和所述升压电容器之间并控制所述反馈路径的开闭的第二辅助晶体管。
21.可以是，在施加于所述输入端子的信号具有第一逻辑低电平的时段中，所述第二控制节点的电压在施加于第一时钟输入端子的信号从逻辑高电平转换为第一逻辑低电平的时间点从所述逻辑高电平转换为比所述第一逻辑低电平低的第二逻辑低电平，并在施加于所述输入端子的信号保持所述第一逻辑低电平的期间保持所述第二逻辑低电平。
22.可以是，所述输出部包括：上拉晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述输出端子的第二电极以及连接于所述第一控制节点的栅极电极；以及下拉晶体管，包括连接于所述输出端子的第一电极、连接于第二栅极电源线的第二电极以及连接于所述第二控制节点的栅极电极。
23.可以是，所述节点控制部还包括第一时钟输入端子以及第二时钟输入端子，并包括：第一晶体管，包括连接于所述输入端子的第一电极、第二电极以及连接于所述第一时钟输入端子的栅极电极；第二晶体管，包括第一电极、连接于所述第一时钟输入端子的第二电极以及连接于所述第一晶体管的第二电极的栅极电极；第三晶体管，包括连接于所述第二晶体管的第一电极的第一电极、连接于所述第二栅极电源线的第二电极以及连接于所述第二晶体管的第二电极的栅极电极；第四晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述第二辅助晶体管的第一电极的第二电极以及连接于所述第二时钟输入端子的栅极电极；第一耦合晶体管，包括连接于所述第三晶体管的第一电极的第一电极，第二电极以及连接于所述第二栅极电源线的栅极电极；第一耦合电容器，包括连接于所述第一耦合晶体管的第二电极的第一电极以及第二电极；第六晶体管，包括连接于所述第一控制节点的第一电极、连接于所述第一耦合电容器的第二电极的第二电极以及连接于所述第二时钟输入端子的栅极电极；以及第七晶体管，连接于所述第一耦合电容器的第二电极的第一电极、连接于所述第二时钟输入端子的第二电极以及连接于所述第一耦合电容器的第一电极的栅极电极。
24.可以是，所述节点控制部还包括：第五晶体管，包括连接于所述第一晶体管的第二电极的第一电极、连接于所述第一辅助晶体管的第二电极的第二电极以及连接于所述第二栅极电源线的栅极电极。
25.可以是，所述第一辅助晶体管包括连接于所述第二控制节点的第一电极、连接于所述第五晶体管的第二电极的第二电极以及连接于所述第五晶体管的第二电极的栅极电极，所述第二辅助晶体管包括连接于所述第四晶体管的第二电极的第一电极、连接于所述输出端子的第二电极以及连接于所述第一时钟输入端子的栅极电极。
26.可以是，所述升压电容器包括连接于所述第二辅助晶体管的第一电极的第一电极以及连接于所述第一辅助晶体管的第二电极的第二电极。
27.可以是，所述节点控制部还包括：第五晶体管，包括第一电极、连接于所述第一辅助晶体管的第二电极的第二电极以及连接于所述第二栅极电源线的栅极电极；以及第三辅助晶体管，包括连接于所述输入端子的第一电极、连接于所述第五晶体管的第一电极的第
二电极以及连接于所述第一时钟输入端子的栅极电极。
28.可以是，所述节点控制部还包括：第二耦合晶体管，包括连接于所述第一晶体管的第二电极的第一电极、连接于所述第二控制节点的第二电极以及连接于所述第二栅极电源线的栅极电极。
29.可以是，所述第一级还包括：第八晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述第一控制节点的第二电极以及连接于所述第一晶体管的第二电极的栅极电极；第一电容器，包括连接于所述第一栅极电源线的第一电极以及连接于所述第一控制节点的第二电极；以及复位晶体管，包括连接于所述第一栅极电源线的第一电极、连接于所述第一晶体管的第二电极的第二电极以及连接于复位信号线的栅极电极。
30.根据本发明的显示装置通过控制(即，升压)向包括在栅极驱动部中的下拉晶体管的栅极电极施加的电压，能够补偿栅极信号的输出偏差来缓解或防止栅极信号的变动引起的亮度偏差。
31.但是，本发明的效果不限于上述的效果，可以在不超出本发明的构思以及领域的范围中进行各种扩展。
附图说明
32.图1是用于说明根据本发明的一实施例的显示装置的图。
33.图2是用于说明根据本发明的一实施例的像素的图。
34.图3是示出图1的显示装置的一例的平面图。
35.图4是示出包括在图3的显示装置中的补偿栅极驱动部的一例的图。
36.图5是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。
37.图6是示出在图5的第一补偿栅极级中测定到的信号的一例的波形图。
38.图7是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。
39.图8是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。
40.图9是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。
具体实施方式
41.以下，参照所附附图来详细说明本发明的各实施例，以使得在本发明所属的技术领域中具有通常知识的人能够容易地实施。本发明可以实现为各种不同的形式，不限于在此说明的实施例。
42.为了清楚地说明本发明，省略了与说明无关的部分，贯穿整个说明书，对相同或者类似的构成要件标注相同的附图标记。因此，前面所说明的附图标记可以还在其它附图中使用。
43.另外，为了便于说明，附图中示出的各结构的大小以及厚度任意示出，因此本发明并不是必须限于图示。在附图中，为了清楚地表示各层以及区域，可能夸张示出厚度。
44.另外，在说明中，表述为“相同”的可以是“实质上相同”的含义。即，可以是具有通常知识的人可理解为相同的程度的相同。其余的表述也可以是省略了“实质上”的表述。
45.图1是用于说明根据本发明的一实施例的显示装置的图。
46.参照图1，根据一实施例的显示装置1可以包括时序控制部10、数据驱动部20、栅极驱动部30、电源供应部40以及显示面板50。
47.时序控制部10可以从外部处理器接收外部输入信号。外部输入信号可以包括垂直同步信号(horizontal synchronization signal)、水平同步信号(vertical synchronization signal)、数据使能信号(data enable signal)，rgb数据信号(rgb data signals)等。
48.垂直同步信号可以包括多个脉冲，可以以产生各个脉冲的时间点为基准指示前一帧时段结束且当前帧时段开始。垂直同步信号的相邻的脉冲间的间隔可以相当于1帧时段。水平同步信号可以包括多个脉冲，可以以产生各个脉冲的时间点为基准指示前一水平时段(horizontal period)结束且开始新的水平时段。水平同步信号的相邻的脉冲间的间隔可以相当于1水平时段。数据使能信号可以对特定水平时段具有使能电平，在剩余时段可以具有禁用电平。当数据使能信号为使能电平时，可以指示在相应水平时段供应rgb数据信号。rgb数据信号可以在各个相应水平时段以像素行单位供应。时序控制部10可以基于rgb数据信号生成灰度值以对应于显示装置1的规格(specification)。
49.时序控制部10可以基于外部输入信号而生成要供应于数据驱动部20、栅极驱动部30等的控制信号以对应于显示装置1的规格。
50.数据驱动部20可以利用从时序控制部10接收的灰度值以及控制信号而生成要向数据线dl1、dl2、
……
、dlm提供的数据电压。例如，数据驱动部20可以利用时钟信号采样灰度值，并将与灰度值对应的数据电压以像素行(例如，连接于相同的栅极线的像素)单位供应于数据线dl1、dl2、
……
、dlm。
51.栅极驱动部30可以从时序控制部10接收时钟信号以及栅极起始信号等，并从电源供应部40接收第一栅极电源电压以及第二栅极电源电压等，从而生成要提供于栅极线gil1、gwl1、gcl1、gbl1、el1、giln、gwln、gcln、gbln、eln的栅极信号。此时，n可以是比0大的整数。
52.栅极驱动部30可以包括多个子栅极驱动部。例如，子栅极驱动部可以包括写入栅极驱动部、补偿栅极驱动部以及发光栅极驱动部。另外，各个子栅极驱动部可以包括以移位寄存器形式连接的多个栅极级。例如，可以以将向栅极起始线供应的栅极起始信号的导通电平的脉冲向下一个栅极级依次传输的方式生成栅极信号。关于栅极驱动部30的具体结构，参照图5至图9详细后述。
53.电源供应部40可以通过栅极电源线vl1向栅极驱动部30供应第一栅极电源电压以及第二栅极电源电压。另外，电源供应部40可以通过像素电源线vl2向显示面板50供应初始化电源电压、第一电源电压以及第二电源电压等。
54.电源供应部40可以由独立的集成电路实现，但不限于此，例如，电源供应部40可以与数据驱动部20一起由一个集成电路实现。即，可以是，第一栅极电源电压以及第二栅极电源电压从数据驱动部20提供于栅极驱动部30，初始化电源电压、第一电源电压以及第二电源电压从数据驱动部20提供于显示面板50。
55.显示面板50可以包括多个像素。例如，像素pxnm可以连接于对应的数据线dlm、栅极线giln、gwln、gcln、gbln、eln。
56.图2是用于说明根据本发明的一实施例的像素的图。
57.参照图2，根据本发明的一实施例的像素pxnm可以包括晶体管m1、m2、m3、m4、m5、m6、m7、存储电容器cst以及发光二极管ld。
58.第一晶体管m1可以接通于第一电源线elvddl和发光二极管ld之间。即，可以是，第一晶体管m1的第一电极连接于第二晶体管m2的第二电极，第一晶体管m1的第二电极连接于第三晶体管m3的第二电极，第一晶体管m1的栅极电极连接于第三晶体管m3的第一电极。第一晶体管m1也可以命名为驱动晶体管。
59.第二晶体管m2可以接通于数据线dlm和第一晶体管m1的第一电极之间。即，可以是，第二晶体管m2的第一电极连接于数据线dlm，第二晶体管m2的第二电极连接于第一晶体管m1的第一电极，第二晶体管m2的栅极电极连接于栅极线gwln(或者，写入栅极线)。第二晶体管m2也可以命名为栅极晶体管。
60.第三晶体管m3接通于第一晶体管m1的栅极电极和第一晶体管m1的第二电极之间。即，可以是，第三晶体管m3的第一电极连接于第一晶体管m1的栅极电极，第三晶体管m3的第二电极连接于第一晶体管m1的第二电极，第三晶体管m3的栅极电极连接于栅极线gcln(或者，补偿栅极线)。第三晶体管m3也可以命名为二极管接法晶体管。
61.第四晶体管m4可以接通于第一晶体管m1的栅极电极和初始化电源线vintl之间。即，可以是，第四晶体管m4的第一电极连接于第一晶体管m1的栅极电极(或者，电容器cst的第二电极)，第四晶体管m4的第二电极连接于初始化电源线vintl，第四晶体管m4的栅极电极连接于栅极线giln(或者，初始化栅极线)。第四晶体管m4可以命名为栅极初始化晶体管。
62.第五晶体管m5可以接通于第一电源线elvddl和第一晶体管m1的第一电极之间。即，可以是，第五晶体管m5的第一电极连接于第一电源线elvddl，第五晶体管m5的第二电极连接于第一晶体管m1的第一电极，第五晶体管m5的栅极电极连接于栅极线eln(或者，发光栅极线)。第五晶体管m5可以命名为第一发光晶体管。
63.第六晶体管m6可以接通于第一晶体管m1的第二电极和发光二极管ld的阳极电极之间。即，可以是，第六晶体管m6的第一电极连接于第一晶体管m1的第二电极，第六晶体管m6的第二电极连接于发光二极管ld的阳极，第六晶体管m6的栅极电极连接于栅极线eln(或者，发光栅极线)。第六晶体管m6可以命名为第二发光晶体管。
64.第七晶体管m7可以接通于初始化电源线vintl和发光二极管ld的阳极电极之间。即，可以是，第七晶体管m7的第一电极连接于初始化电源线vintl(或者，第四晶体管m4的第二电极)，第七晶体管m7的第二电极连接于发光二极管ld的阳极，第七晶体管m7的栅极电极连接于栅极线gbln(或者，旁路栅极线)。第七晶体管m7可以命名为阳极初始化晶体管。
65.存储电容器cst可以是第一电极连接于第一电源线elvddl，第二电极连接于第一晶体管m1的栅极电极。
66.发光二极管ld可以是阳极连接于第六晶体管m6的第二电极，阴极连接于第二电源线elvssl。施加于第二电源线elvssl的电压可以设定为比施加于第一电源线elvddl的电压低。
67.在一实施例中，发光二极管ld可以是包括有机发光层的有机发光二极管。在另一
实施例中，发光二极管ld可以是由无机物质形成的无机发光元件。在又另一实施例中，发光二极管ld也可以是无机物质以及有机物质复合构成的发光元件。发光二极管ld也可以具有多个无机发光元件并联及/或串联连接于第二电源线elvssl和第六晶体管m6之间的形式。
68.第一晶体管m1、第二晶体管m2、第五晶体管m5、第六晶体管m6以及第七晶体管m7各自可以是p型晶体管。第一晶体管m1、第二晶体管m2、第五晶体管m5、第六晶体管m6以及第七晶体管m7各自的沟道也可以由多晶硅(poly silicon)构成。多晶硅晶体管也可以是ltps(low temperature poly silicon；低温多晶硅)晶体管。多晶硅晶体管具有高的电子迁移率，具有由此带来的快速驱动特性。
69.第三晶体管m3以及第四晶体管m4各自可以是n型晶体管。第三晶体管m3以及第四晶体管m4各自的沟道也可以由氧化物半导体(oxide semiconductor)构成。氧化物半导体晶体管可以是低温工艺，并具有比多晶硅低的电荷迁移率。因此，氧化物半导体晶体管在截止状态下产生的漏电流量小于多晶硅晶体管。
70.根据实施例，第七晶体管m7也可以由并非是多晶硅的n型氧化物半导体晶体管构成。此时，在第七晶体管m7的栅极电极也可以代替栅极线gbln而连接栅极线gcln、giln、eln中的一个。
71.图3是示出图1的显示装置的一例的平面图。
72.参照图1至图3，显示装置1可以包括基板sub。
73.基板sub可以包括显示区域da以及环绕显示区域da的非显示区域nda。非显示区域nda可以包括栅极驱动部30(或者，栅极电路区域gdva)。
74.在基板sub的显示区域da上可以提供数据线dlm、栅极线gwln、gcln、gbln、giln、eln以及像素pxnm。基板sub的显示区域da可以对应于参照图1说明的显示面板50。
75.在基板sub的栅极电路区域gdva上可以配置栅极驱动部30。
76.栅极驱动部30可以包括写入栅极驱动部gwdv、补偿栅极驱动部gcdv以及发光栅极驱动部emdv。可以是，基板sub的栅极电路区域gdva包括相互划分的写入栅极电路区域a_gwdv、补偿栅极电路区域a_gcdv以及发光栅极电路区域a_emdv，写入栅极驱动部gwdv、补偿栅极驱动部gcdv以及发光栅极驱动部emdv分别配置或形成于写入栅极电路区域a_gwdv、补偿栅极电路区域a_gcdv以及发光栅极电路区域a_emdv上。在一实施例中，可以设置成，写入栅极驱动部gwdv与显示区域da最相邻，补偿栅极驱动部gcdv比写入栅极驱动部gwdv从显示区域da隔开，发光栅极驱动部emdv比补偿栅极驱动部gcdv从显示区域da隔开。
77.写入栅极驱动部gwdv可以是移位寄存器形式，可以包括多个写入栅极级。对应于从时序控制部10(参照图1)接收的写入起始信号，写入栅极级可以依次生成导通电平(例如，逻辑低电平)的写入栅极信号。导通电平的写入栅极信号可以提供于对应的写入栅极线gwln。根据实施例，可以是，写入栅极信号利用为旁路栅极信号，导通电平的写入栅极信号还提供于对应的旁路栅极线gbln。例如，晚于施加于写入栅极线gwln的写入栅极信号生成的写入栅极信号(即，后一写入栅极信号)可以作为旁路栅极信号提供于旁路栅极线gbln。
78.补偿栅极驱动部gcdv(或者，初始化栅极驱动部)可以是移位寄存器形式，可以包括多个补偿栅极级(或者，初始化栅极级)。
79.对应于从时序控制部10接收的补偿起始信号(或者，初始化起始信号)，并基于第一时钟信号以及第二时钟信号，补偿栅极级可以依次生成导通电平(例如，逻辑高电平)的
补偿栅极信号。补偿栅极信号可以提供于对应的补偿栅极线gcln。根据实施例，可以是，补偿栅极信号利用为初始化栅极信号，导通电平的补偿栅极信号还提供于对应的初始化栅极线giln。例如，早于施加于补偿栅极线gcln的补偿栅极信号生成的补偿栅极信号(即，前一补偿栅极信号)可以作为初始化栅极信号提供于初始化栅极线giln。
80.发光栅极驱动部emdv可以是移位寄存器形式，可以包括多个发光栅极级。对应于从时序控制部10(参照图1)接收的发光起始信号，发光栅极级可以依次生成截止电平的发光栅极信号。截止电平(例如，逻辑高电平)的发光栅极信号可以提供于对应的发光栅极线eln。
81.图4是示出包括在图3的显示装置中的补偿栅极驱动部的一例的图。
82.参照图3以及图4，补偿栅极驱动部gcdv可以包括多个补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4(或者，级)。为了便于说明，在图4仅示出补偿栅极驱动部gcdv的一部分。
83.补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4各自可以包括输入端子in0、第一电源输入端子in1、第二电源输入端子in2、第一时钟输入端子cin1、第二时钟输入端子cin2、复位端子rst以及输出端子out。虽然将会参照图5进行后述，补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4的内部电路结构可以相互实质上相同。
84.补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4各自可以连接于第一栅极电源线vghl、第二栅极电源线vgll、第一以及第二时钟信号线clkl1、clkl2以及复位信号线rstl。在此，可以是，在第二栅极电源线vgll施加第二栅极电源电压，第二栅极电源电压具有比施加于第一栅极电源线vghl的第一栅极电源电压(例如，逻辑高电平)低的电压电平(例如，逻辑低电平)。
85.可以是，从时序控制部10(参照图1)向第一以及第二时钟信号线clkl1、clkl2施加时钟信号(或者，补偿时钟信号)，虽然将会参照图6进行后述，施加于第二时钟信号线clkl2的第二时钟信号(或者，第二补偿时钟信号)是比施加于第一时钟信号线clkl1的第一时钟信号(或者，第一补偿时钟信号)延迟半周期的信号。当对显示装置1(参照图1)通电时及/或断电时，可以从时序控制部10(参照图1)向复位信号线rstl施加复位信号。另一方面，可以从时序控制部10向起始信号线stpl施加起始信号(或者，补偿起始信号、补偿起始脉冲)。
86.例如，可以是，在第奇数个补偿栅极级gc_st1、gc_st3中，第一电源输入端子in1连接于第一栅极电源线vghl，第二电源输入端子in2连接于第二栅极电源线vgll，第一时钟输入端子cin1连接于第一时钟信号线clkl1，第二时钟输入端子cin2连接于第二时钟信号线clkl2，复位端子rst连接于复位信号线rstl。
87.例如，可以是，在第偶数个补偿栅极级gc_st2、gc_st4中，第一电源输入端子in1连接于第一栅极电源线vghl，第二电源输入端子in2连接于第二栅极电源线vgll，第一时钟输入端子cin1连接于第二时钟信号线clkl2，第二时钟输入端子cin2连接于第一时钟信号线clkl1，复位端子rst连接于复位信号线rstl。
88.各个补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4可以连接于起始信号线stpl或者前一补偿栅极级的输出端子out，并生成与通过起始信号线stpl提供的起始信号以及前一补偿栅极级的前一补偿栅极信号对应的补偿栅极信号。
89.例如，第一补偿栅极级gc_st1的输入端子in0可以连接于起始信号线stpl。第一补偿栅极级gc_st1可以生成与施加于起始信号线stpl的起始信号对应的(例如，起始信号延
迟时钟信号的半周期的)第一补偿栅极信号。另外，第二补偿栅极级gc_st2的输入端子in0可以连接于第一补偿栅极级gc_st1的输出端子out(或者，第一补偿栅极线gcl1)。第二补偿栅极级gc_st2可以生成与第一补偿栅极信号对应的(例如，第一补偿栅极信号延迟时钟信号的半周期的)第二补偿栅极信号。类似地，第三补偿栅极级gc_st3的输入端子in0可以连接于第二补偿栅极级gc_st2的输出端子out(或者，第二补偿栅极线gcl2)。第四补偿栅极级gc_st4的输入端子in0可以连接于第三补偿栅极级gc_st3的输出端子out(或者，第三补偿栅极线gcl3)。
90.即，补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4可以依次生成与起始信号对应的补偿栅极信号gcn(参照图6)。在实施例中，各个补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4可以向补偿栅极线gcl1、gcl2、gcl3、gcl4输出补偿栅极信号。
91.图5是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。可以是，参照图4说明的第奇数个补偿栅极级gc_st1、gc_st3各自与第一补偿栅极级gc_st1实质上相同，第偶数个补偿栅极级gc_st2、gc_st4各自与第二补偿栅极级gc_st2实质上相同。因此，将补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4概括来说明第一补偿栅极级gc_st1以及第二补偿栅极级gc_st2。
92.参照图4以及图5，可以是，在第一补偿栅极级gc_st1中，第一电源输入端子in1连接于第一栅极电源线vghl，第二电源输入端子in2连接于第二栅极电源线vgll，第一时钟输入端子cin1连接于第一时钟信号线clkl1，第二时钟输入端子cin2连接于第二时钟信号线clkl2，复位端子rst连接于复位信号线rstl。可以是，在第一栅极电源线vghl施加第一栅极电源电压vgh，在第二栅极电源线vgll施加第二栅极电源电压vgl，在第一时钟信号线clkl1(以及第一时钟输入端子cin1)施加第一时钟信号clk1，在第二时钟信号线clkl2(以及第二时钟输入端子cin2)施加第二时钟信号clk2。输入端子in0可以连接于起始信号线stpl。
93.第一补偿栅极级gc_st1(或者，第奇数个补偿栅极级gc_st_odd)可以包括节点控制部sst1、输出部sst2(或者，缓冲部)以及节点保持部sst3。
94.首先，可以是，输出部sst2连接于第一电源输入端子in1以及第二电源输入端子in2，输出部sst2基于第二控制节点q的电压以及第一控制节点qb的电压而将第一栅极电源电压vgh作为第一补偿栅极信号输出到输出端子out。
95.输出部sst2可以包括第九晶体管t9(或者，上拉晶体管)以及第十晶体管t10(或者，下拉晶体管)。
96.第九晶体管t9可以包括连接于第一电源输入端子in1的第一电极、连接于输出端子out的第二电极以及连接于第一控制节点qb的栅极电极。
97.第十晶体管t10可以包括连接于输出端子out的第一电极、连接于第二电源输入端子in2的第二电极以及连接于第二控制节点q的栅极电极。
98.节点控制部sst1可以连接于输入端子in0、第一电源输入端子in1、第二电源输入端子in2、第一时钟输入端子cin1以及第二时钟输入端子cin2。节点控制部sst1可以利用通过输入端子in0提供的起始信号(或者，前一补偿栅极信号)以及通过第一电源输入端子in1提供的第一栅极电源电压vgh而控制第一控制节点qb的电压以及第二控制节点q的电压。
99.节点控制部sst1可以包括第一、第二、第三、第四、第五、第六、第七、第十一、第十二、第十四、第十五以及第十六晶体管t1、t2、t3、t4、t5、t6、t7、t11、t12、t14、t15、t16、第二
电容器c2(或者，第一耦合电容器)、第三电容器c3(或者，第二耦合电容器)、第四电容器c4(或者，升压电容器)。
100.第一晶体管t1可以包括连接于输入端子in0的第一电极、连接于第十二晶体管t12的第一电极的第二电极以及连接于第一时钟输入端子cin1的栅极电极。
101.第二晶体管t2可以包括连接于第一电源输入端子in1的第一电极、连接于第三晶体管t3的第一电极的第二电极以及连接于第十一晶体管t11的第一电极的栅极电极。
102.第三晶体管t3可以包括连接于第二晶体管t2的第二电极的第一电极、连接于第二时钟输入端子cin2的第二电极以及经由第十四晶体管t14而连接于第二控制节点q的栅极电极。
103.第三电容器c3可以形成于第二晶体管t2的第二电极和经由第十四晶体管t14的第二控制节点q之间，并包括连接于第二晶体管t2的第二电极的第一电极以及连接于第二控制节点q的第二电极。
104.第四晶体管t4可以包括连接于第二晶体管t2的栅极电极的第一电极、连接于第一时钟输入端子cin1的第二电极以及连接于第一晶体管t1的第二电极的栅极电极。
105.第五晶体管t5可以包括连接于第二晶体管t2的栅极电极的第一电极、连接于第二电源输入端子in2的第二电极以及连接于第一时钟输入端子cin1的栅极电极。
106.第六晶体管t6可以包括连接于第一控制节点qb的第一电极、连接于第七晶体管t7的第一电极的第二电极以及连接于第二时钟输入端子cin2的栅极电极。
107.第七晶体管t7可以包括连接于第六晶体管t6的第二电极的第一电极、连接于第二时钟输入端子cin2的第二电极以及连接于第十一晶体管t11的第二电极的栅极电极。
108.第二电容器c2可以形成于第十一晶体管t11的第二电极和第六晶体管t6的第二电极之间，并包括连接于第十一晶体管t11的第二电极的第一电极以及连接于第六晶体管t6的第二电极的第二电极。
109.第十一晶体管t11(或者，第一耦合晶体管)可以包括连接于第二晶体管t2的栅极电极的第一电极、连接于第二电容器c2的第一电极的第二电极以及连接于第二电源输入端子in2的栅极电极。
110.第十二晶体管t12(或者，第二耦合晶体管)可以包括连接于第一晶体管t1的第二电极的第一电极、连接于第二控制节点q的第二电极以及连接于第二电源输入端子in2的栅极电极。
111.第十四晶体管t14(或者，第一辅助晶体管)可以包括连接于第三晶体管t3的栅极电极的第一电极、连接于第二控制节点q的第二电极以及连接于第三晶体管t3的栅极电极的栅极电极。即，第十四晶体管t14可以在第三晶体管t3的栅极电极和第二控制节点q之间二极管连接。
112.第十五晶体管t15(或者，第二辅助晶体管)可以包括连接于第十六晶体管t16的第二电极的第一电极、连接于第三晶体管t3的栅极电极的第二电极以及连接于第二电源输入端子in2的栅极电极。第十五晶体管t15可以在输入端子in0和第三晶体管t3的栅极电极之间减少或分配第十六晶体管t16中产生的偏置电压。
113.第十六晶体管t16(或者，第三辅助晶体管)可以包括连接于输入端子in0的第一电极、连接于第十五晶体管t15的第一电极的第二电极以及连接于第一时钟输入端子cin1的
栅极电极。
114.第十六晶体管t16可以响应于通过第一时钟输入端子cin1提供的第一时钟信号clk1，利用提供于输入端子in0的起始信号(或者，前一补偿栅极信号)，初始化第三晶体管t3的栅极电极。因为，随着追加第十四晶体管t14，第三晶体管t3的栅极电极不被第二控制节点q初始化。
115.第四电容器c4可以形成于输出端子out和第二控制节点q之间，并包括连接于第九晶体管t9的第二电极的第一电极以及连接于第二控制节点q的第二电极。这样的第四电容器c4可以充电与第十晶体管t10的导通以及截止对应的电压。
116.节点保持部sst3可以响应于第二控制节点q的电压而恒定地保持第一控制节点qb的电压。节点保持部sst3可以包括第一电容器c1、第八晶体管t8以及第十三晶体管t13。
117.第一电容器c1可以形成于第一电源输入端子in1和第一控制节点qb之间，并包括连接于第一电源输入端子in1的第一电极以及连接于第一控制节点qb的第二电极。第一电容器c1可以稳定化第一控制节点qb的电压。
118.第八晶体管t8可以包括连接于第一电源输入端子in1的第一电极、连接于第一控制节点qb的第二电极以及连接于第一晶体管t1的第二电极的栅极电极。第八晶体管t8响应于第一晶体管t1的第二电极的电压(即，第二控制节点q的电压)而恒定地保持第一控制节点qb的电压，例如，当第二控制节点q的电压具有逻辑低电平时，第八晶体管t8可以利用第一栅极电源电压vgh而将第一控制节点qb的电压保持为逻辑高电平。
119.第十三晶体管t13(或者，复位晶体管)可以包括连接于第一电源输入端子in1的第一电极、连接于第一晶体管t1的第二电极的第二电极以及连接于复位端子rst的栅极电极。当打开或关闭显示装置1(参照图1)时，可以执行复位工作，以使得在复位端子rst施加逻辑低电平的复位信号，第十三晶体管t13响应于逻辑低电平的复位信号而导通，第一晶体管t1的第二电极(以及第二控制节点q)的电压具有第一栅极电源电压vgh。
120.第一至第十六晶体管t1～t16各自可以是p型晶体管。在图5中示出为第一至第十六晶体管t1～t16是单栅极晶体管，但不限于此。例如，为了提升可靠性(reliability)，第一至第十六晶体管t1～t16中的至少一个也可以由双栅极晶体管(即，由相互串联连接且它们的栅极电极相互连接的2个晶体管构成的双栅极晶体管)实现。
121.第二补偿栅极级gc_st2(或者，第偶数个补偿栅极级gc_st_even)可以与第一补偿栅极级gc_st1实质上相同或类似。因此，不反复重复的说明。
122.可以是，在第二补偿栅极级gc_st2中，第一电源输入端子in1连接于第一栅极电源线vghl，第二电源输入端子in2连接于第二栅极电源线vgll，第一时钟输入端子cin1连接于第二时钟信号线clkl2，第二时钟输入端子cin2连接于第一时钟信号线clkl1，复位端子rst连接于复位信号线rstl。
123.为了说明第一补偿栅极级gc_st1以及第二补偿栅极级gc_st2的工作，可能参照图5。
124.图6是示出在图5的第一补偿栅极级中测定到的信号的一例的波形图。第一补偿栅极级gc_st1以及第二补偿栅极级gc_st2的工作相互实质上相同或类似，因此将第一补偿栅极级gc_st1以及第二补偿栅极级gc_st2概括来说明第一补偿栅极级gc_st1的工作。
125.参照图5以及图6，施加于第一时钟输入端子cin1的第一时钟信号clk1可以以4水
平时段4h为周期，具有第一逻辑低电平以及逻辑高电平。在此，第一逻辑低电平可以相当于使p型晶体管导通的栅极导通电压电平，并与第二栅极电源电压vgl的电压电平相同。逻辑高电平可以相当于使p型晶体管截止的栅极截止电压电平，并与第一栅极电源电压vgh的电压电平相同。
126.施加于第二时钟输入端子cin2的第二时钟信号clk2可以具有第一时钟信号clk1延迟半周期(即，2水平时段2h)的波形。
127.在第一时间点p1，输入端子in0的输入电压v_in(例如，起始信号)可以从第一逻辑低电平转变为逻辑高电平。例如，输入电压v_in可以在8水平时段8h期间保持为逻辑高电平。
128.可以是，在第一时间点p1，第二控制节点q的第二节点电压v_q具有第二逻辑低电平，第一控制节点qb的第一节点电压v_qb具有逻辑高电平，输出端子out的输出电压v_out(即，第一补偿栅极信号)具有第一逻辑低电平。在此，可以是，第二逻辑低电平具有比第一逻辑低电平低的电压电平，例如，第二逻辑低电平具有比第一逻辑低电平低相当于第二栅极电源电压vgl和晶体管的阈值电压vth之和的电压电平(即，2vgl |vth|)。
129.在第二时间点p2，第一时钟信号clk1可以从逻辑高电平转换为第一逻辑低电平。
130.在此情况下，可以是，第一晶体管t1响应于第一逻辑低电平的第一时钟信号clk1而导通，逻辑高电平的输入电压v_in施加于第十二晶体管t12的第一电极。第十二晶体管t12是通过第二栅极电源电压vgl导通的状态，因此逻辑高电平的输入电压v_in可以通过第十二晶体管t12施加于第二控制节点q。即，第二节点电压v_q可以变为具有逻辑高电平。
131.另外，可以是，第五晶体管t5响应于第一逻辑低电平的第一时钟信号clk1而导通，第二栅极电源电压vgl施加于第十一晶体管t11的第一电极。第十一晶体管t11是通过第二栅极电源电压vgl导通的状态，因此第二栅极电源电压vgl可以施加于第二电容器c2的第一电极。可以是，第七晶体管t7响应于第二栅极电源电压vgl(即，施加于第二电容器c2的第一电极的第二栅极电源电压vgl)而导通，在第二电容器c2的第二电极施加逻辑高电平的第二时钟信号clk2。因此，在第二电容器c2中可以充电与逻辑高电平和第一逻辑低电平间的差对应的电压。
132.可以是，第二晶体管t2响应于第二栅极电源电压vgl而导通，在第三电容器c3的第二电极施加第一栅极电源电压vgh。第三电容器c3的第一电极连接于第十五晶体管t15的第二电极，第十五晶体管t15的第二电极具有逻辑高电平，因此第三电容器c3可以放电(或者，初始化)。此时，第十六晶体管t16通过逻辑低电平的第一时钟信号clk1而导通，第十五晶体管t15是通过第二栅极电源电压vgl导通的状态，因此逻辑高电平的输入电压v_in可以施加于第三电容器c3的第二电极。
133.在第三时间点p3，第二时钟信号clk2可以从逻辑高电平转换为第一逻辑低电平。
134.在此情况下，可以是，第六晶体管t6响应于第一逻辑低电平的第二时钟信号clk2而导通，第一逻辑低电平的第二时钟信号clk2通过因第二电容器c2处于导通状态的第七晶体管t7以及导通的第六晶体管t6施加于第一控制节点qb。即，第一节点电压v_qb可以变为具有第一逻辑低电平。
135.可以是，第九晶体管t9响应于第一逻辑低电平的第一节点电压v_qb而导通，第一栅极电源电压vgh通过第一电源输入端子in1以及第九晶体管t9施加于输出端子out。即，输
出电压v_out可以变为具有逻辑高电平。
136.如图5所示，第一补偿栅极级gc_st1的输出电压v_out(即，第一补偿栅极信号)可以施加于第一补偿栅极线gcl1。
137.之后，可以是，即使由于第一时钟信号clk1以及第二时钟信号clk2的变化而第一控制节点qb成为浮置状态，第一节点电压v_qb通过第一电容器c1保持为第一逻辑低电平，输出电压v_out保持为逻辑高电平。
138.在第四时间点p4，输入电压v_in可以从逻辑高电平变化为第一逻辑低电平。
139.在第五时间点p5，第一时钟信号clk1可以从逻辑高电平转换为第一逻辑低电平。
140.在此情况下，可以是，第一晶体管t1响应于第一逻辑低电平的第一时钟信号clk1而导通，第一逻辑低电平的输入电压v_in施加于第十二晶体管t12的第一电极。第十二晶体管t12是通过第二栅极电源电压vgl导通的状态，因此可以是，第一逻辑低电平的输入电压v_in通过第十二晶体管t12施加于第二控制节点q，第二节点电压v_q通过第十二晶体管t12的阈值电压变为第三逻辑低电平(即，vgl |vth|)。
141.之后，第四电容器c4被充电为第十晶体管t10的阈值电压vth以上，第十晶体管t10是通过第一逻辑低电平的第一时钟信号clk1导通的状态，因此若在第四电容器c4的第一电极接收第二栅极电源电压vgl，则第二控制节点q可以被自举(bootstrap)。即，与第十晶体管t10的栅极电极连接的第二控制节点q可以从第三逻辑低电平(即，vgl |vth|)向升压电压(即，第二逻辑低电平(2vgl |vth|))升压。输出部sst2可以在向第二控制节点q施加第二逻辑低电平(2vgl |vth|)的期间将第二栅极电源电压vgl作为逻辑低电平的第一补偿栅极信号稳定地输出。
142.另一方面，可以是，第四晶体管t4因通过第一晶体管t1提供的第一逻辑低电平的输入电压v_in而导通，另外，第五晶体管t5响应于第一逻辑低电平的第一时钟信号clk1而导通，第二栅极电源电压vgl(以及第一时钟信号clk1)施加于第二晶体管t2的栅极电极。可以是，第二晶体管t2响应于第二栅极电源电压vgl而导通，在第三电容器c3的第二电极施加第一栅极电源电压vgh。可以是，第八晶体管t8通过第一逻辑低电平的输入电压v_in而导通，第一栅极电源电压vgh施加于第一控制节点qb。即，第一节点电压v_qb可以变为具有逻辑高电平。
143.进而，第十四晶体管t14导通时以二极管形式接通，因此可以与第三晶体管t3的栅极电极的电压变动无关地，恒定地保持第二控制节点q的电压。由此，第五时间点p5之后，输出电压v_out(或者，第一补偿栅极信号)不具有电压变动，可以防止输出电压v_out引起的像素的错误工作。
144.以下，说明另一实施例。在以下的实施例中，关于与已经说明的实施例相同的结构，省略或简化说明，以区别点为主进行说明。
145.图7是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。
146.参照图5至图7，图7所示的实施例在节点控制部sst1_a未包括第十六晶体管t16的方面，与图5所示的实施例具有区别点。可以是，参照图4说明的第奇数个补偿栅极级gc_st1、gc_st3各自与第一补偿栅极级gc_st1_a实质上相同，第偶数个补偿栅极级gc_st2、gc_st4各自与第二补偿栅极级gc_st2_a实质上相同。
147.具体地，节点控制部sst1_a的第十五晶体管t15可以包括连接于第一晶体管t1的第二电极的第一电极、连接于第三晶体管t3的栅极电极的第二电极以及连接于第二电源输入端子in2的栅极电极。第十五晶体管t15可以响应于通过第一时钟输入端子cin1提供的第一时钟信号clk1，利用当第一晶体管t1导通时向输入端子in0提供的起始信号(或者，前一补偿栅极信号)，初始化第三晶体管t3的栅极电极。即，图7所示的第十五晶体管t15可以代替执行由图5所示的第十六晶体管t16执行的功能。
148.如此，图7所示的实施例即便执行与图5所示的实施例实质上相同的功能，也未包括第十六晶体管t16，因此可以期待能够将图3所示的补偿栅极电路区域a_gcdv集成到更小空间中的效果。
149.图8是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。可以是，参照图4说明的第奇数个补偿栅极级gc_st1、gc_st3各自与第一补偿栅极级gc_st1_b实质上相同，第偶数个补偿栅极级gc_st2、gc_st4各自与第二补偿栅极级gc_st2_b实质上相同。因此，将补偿栅极级gc_st1、gc_st2、gc_st3、gc_st4概括来说明第一补偿栅极级gc_st1_b以及第二补偿栅极级gc_st2_b。
150.图8所示的实施例在节点控制部sst1_b中包括经由第14_1晶体管t14_1(或者，第2’辅助晶体管)以及第15_1晶体管t15_1(或者，第1’辅助晶体管)而间接接通于第二控制节点q和输出端子out之间的第3_1电容器c3_1(或者，升压电容器)的方面，与节点控制部sst1中包括直接接通于第二控制节点q和输出端子out之间的第四电容器c4的图5所示的实施例具有区别点。
151.根据本发明的一实施例的节点控制部sst1_b可以在输出端子out和第二控制节点q之间包括反馈路径fbr。在反馈路径fbr上可以包括以二极管形式连接于输入端子in0和第二控制节点q之间的第15_1晶体管t15_1(或者，第1’辅助晶体管)、连接于第二控制节点q和输出端子out之间的第3_1电容器c3_1(或者，升压电容器)以及连接于输出端子out和第3_1电容器c3_1之间且控制反馈路径fbr的开闭的第14_1晶体管t14_1(或者，第2’辅助晶体管)。即，图8所示的第3_1电容器c3_1可以执行与图5所示的第四电容器c4实质上相同的功能。
152.以下，图8所示的实施例是输出部sst2以及节点保持部sst3与图5所示的实施例相同，省略重复的说明，以具有不同的结构的节点控制部sst1_b为中心详细说明。
153.具体地，节点控制部sst1_b可以连接于输入端子in0、第一电源输入端子in1、第二电源输入端子in2、第一时钟输入端子cin1以及第二时钟输入端子cin2。节点控制部sst1_b可以利用通过输入端子in0提供的起始信号(或者，前一补偿栅极信号)以及通过第一电源输入端子in1提供的第一栅极电源电压vgh而控制第一控制节点qb的电压以及第二控制节点q的电压。
154.节点控制部sst1_b可以包括第一、第2_1、第3_1、第4_1、第5_1、第六、第七、第十一、第十二、第14_1以及第15_1晶体管t1、t2_1、t3_1、t4_1、t5_1、t6、t7、t11、t12、t14_1、t15_1、第二电容器c2以及第3_1电容器c3_1。
155.第一晶体管t1可以包括连接于输入端子in0的第一电极、连接于第十二晶体管t12的第一电极的第二电极以及连接于第一时钟输入端子cin1的栅极电极。
156.第2_1晶体管t2_1可以包括连接于第十一晶体管t11的第一电极的第一电极、连接
于第3_1晶体管t3_1的栅极电极的第二电极以及连接于第一晶体管t1的第二电极的栅极电极。
157.第3_1晶体管t3_1可以包括连接于第十一晶体管t11的第一电极的第一电极、连接于第5_1晶体管t5_1的栅极电极的第二电极以及连接于第2_1晶体管t2_1的第二电极的栅极电极。
158.第4_1晶体管t4_1可以包括连接于第一电源输入端子in1的第一电极、连接于第14_1晶体管t14_1的第一电极的第二电极以及连接于第二时钟输入端子cin2的栅极电极。
159.第5_1晶体管t5_1可以包括连接于第2_1晶体管t2_1的栅极电极的第一电极、连接于第3_1电容器c3_1的第二电极的第二电极以及连接于第二电源输入端子in2的栅极电极。
160.第六晶体管t6可以包括连接于第一控制节点qb的第一电极、连接于第七晶体管t7的第一电极的第二电极以及连接于第二时钟输入端子cin2的栅极电极。
161.第七晶体管t7可以包括连接于第六晶体管t6的第二电极的第一电极、连接于第二时钟输入端子cin2的第二电极以及连接于第十一晶体管t11的第二电极的栅极电极。
162.第二电容器c2可以形成于第十一晶体管t11的第二电极和第六晶体管t6的第二电极之间，并包括连接于第十一晶体管t11的第二电极的第一电极以及连接于第六晶体管t6的第二电极的第二电极。
163.第十一晶体管t11可以包括连接于第2_1晶体管t2_1的第一电极的第一电极、连接于第二电容器c2的第一电极的第二电极以及连接于第二电源输入端子in2的栅极电极。
164.第十二晶体管t12可以包括连接于第一晶体管t1的第二电极的第一电极、连接于第二控制节点q的第二电极以及连接于第二电源输入端子in2的栅极电极。
165.第14_1晶体管t14_1(或者，第2’辅助晶体管)可以包括连接于第4_1晶体管t4_1的第二电极的第一电极、连接于输出端子out的第二电极以及连接于第一时钟输入端子cin1的栅极电极。
166.第15_1晶体管t15_1(或者，第1’辅助晶体管)可以包括连接于第二控制节点q的第一电极、连接于第5_1晶体管t5_1的第二电极的第二电极以及连接于第5_1晶体管t5_1的第二电极的栅极电极。
167.第3_1电容器c3_1(或者，升压电容器)可以形成于第5_1晶体管t5_1的第二电极和第14_1晶体管t14_1的第一电极之间，并包括连接于第14_1晶体管t14_1的第一电极的第一电极以及连接于第5_1晶体管t5_1的第二电极的第二电极。另一方面，第3_1电容器c3_1可以在后述的第五时间点p5(参照图6)经由导通状态的第14_1晶体管t14_1以及第15_1晶体管t15_1，间接连接第二控制节点q和输出端子out之间。由此，第3_1电容器c3_1可以充电与第十晶体管t10的导通以及截止对应的电压。
168.以下，参照图6以及图8，说明第一补偿栅极级gc_st1_b以及第二补偿栅极级gc_st2_b的工作。第一补偿栅极级gc_st1_b以及第二补偿栅极级gc_st2_b的工作相互实质上相同或类似，因此将第一补偿栅极级gc_st1_b以及第二补偿栅极级gc_st2_b概括来说明第一补偿栅极级gc_st1_b的工作。
169.在第一时间点p1，输入端子in0的输入电压v_in(例如，起始信号)可以从第一逻辑低电平变化为逻辑高电平。例如，输入电压v_in可以在8水平时段8h期间保持为逻辑高电平。
170.在第一时间点p1，可以是，第二控制节点q的第二节点电压v_q具有第二逻辑低电平，第一控制节点qb的第一节点电压v_qb具有逻辑高电平，输出端子out的输出电压v_out(即，第一补偿栅极信号)具有第一逻辑低电平。在此，可以是，第二逻辑低电平具有比第一逻辑低电平低的电压电平，例如，第二逻辑低电平具有比第一逻辑低电平低相当于第二栅极电源电压vgl和晶体管的阈值电压vth之和的电压电平(即，2vgl |vth|)。
171.在第二时间点p2，第一时钟信号clk1可以从逻辑高电平转换为第一逻辑低电平。
172.在此情况下，可以是，第一晶体管t1响应于第一逻辑低电平的第一时钟信号clk1而导通，逻辑高电平的输入电压v_in施加于第十二晶体管t12的第一电极。第十二晶体管t12是通过第二栅极电源电压vgl导通的状态，因此逻辑高电平的输入电压v_in可以通过第十二晶体管t12施加于第二控制节点q。即，第二节点电压v_q可以变为具有逻辑高电平。
173.另外，可以是，第3_1晶体管t3_1响应于第一逻辑低电平的第一时钟信号clk1而导通，第二栅极电源电压vgl施加于第十一晶体管t11的第一电极。第十一晶体管t11是通过第二栅极电源电压vgl导通的状态，因此第二栅极电源电压vgl可以施加于第二电容器c2的第一电极。可以是，第七晶体管t7响应于第二栅极电源电压vgl(即，施加于第二电容器c2的第一电极的第二栅极电源电压vgl)而导通，在第二电容器c2的第二电极施加逻辑高电平的第二时钟信号clk2。因此，在第二电容器c2中可以充电与逻辑高电平和第一逻辑低电平间的差对应的电压。
174.在第三时间点p3，第二时钟信号clk2可以从逻辑高电平转换为第一逻辑低电平。
175.在此情况下，可以是，第六晶体管t6响应于第一逻辑低电平的第二时钟信号clk2而导通，第一逻辑低电平的第二时钟信号clk2通过因第二电容器c2处于导通状态的第七晶体管t7以及导通的第六晶体管t6施加于第一控制节点qb。即，第一节点电压v_qb可以变为具有第一逻辑低电平。
176.可以是，第九晶体管t9响应于第一逻辑低电平的第一节点电压v_qb而导通，第一栅极电源电压vgh通过第一电源输入端子in1以及第九晶体管t9施加于输出端子out。即，输出电压v_out可以变为具有逻辑高电平。
177.如图8所示，第一补偿栅极级gc_st1_b的输出电压v_out(即，第一补偿栅极信号)可以施加于第一补偿栅极线gcl1。
178.之后，可以是，即使由于第一时钟信号clk1以及第二时钟信号clk2的变化而第一控制节点qb成为浮置状态，第一节点电压v_qb通过第一电容器c1保持为第一逻辑低电平，输出电压v_out保持为逻辑高电平。
179.另一方面，可以是，第4_1晶体管t4_1通过第一逻辑低电平的第二时钟信号clk2而导通，第一栅极电源电压vgh施加于第3_1电容器c3_1的第一电极(或者，第14_1晶体管t14_1)。换句而言，可以将第3_1电容器c3_1的第一电极(或者，第14_1晶体管t14_1)初始化为第一栅极电源电压vgh。
180.在第四时间点p4，输入电压v_in可以从逻辑高电平变化为第一逻辑低电平。
181.在第五时间点p5，第一时钟信号clk1可以从逻辑高电平转换为第一逻辑低电平。
182.在此情况下，可以是，第一晶体管t1响应于第一逻辑低电平的第一时钟信号clk1而导通，第一逻辑低电平的输入电压v_in施加于第十二晶体管t12的第一电极。第十二晶体管t12是通过第二栅极电源电压vgl导通的状态，因此可以是，第一逻辑低电平的输入电压
v_in通过第十二晶体管t12施加于第二控制节点q，第二节点电压v_q通过第十二晶体管t12的阈值电压变为第三逻辑低电平(即，vgl |vth|)。
183.此时，可以是，第14_1晶体管t14_1通过第一逻辑低电平的第一时钟信号clk1而导通，第15_1晶体管t15_1是通过第一逻辑低电平的输入电压v_in处于导通状态。由此，第3_1电容器c3_1可以经由第14_1晶体管t14_1以及第15_1晶体管t15_1而间接连接第二控制节点q和输出端子out之间。
184.之后，第3_1电容器c3_1被充电为第十晶体管t10的阈值电压vth以上，第十晶体管t10是通过第一逻辑低电平的第一时钟信号clk1导通的状态，因此若第二栅极电源电压vgl施加于第3_1电容器c3_1的第一电极，则第十晶体管t10可以被自举(bootstrap)。即，与第十晶体管t10的栅极电极连接的第二控制节点q可以从第三逻辑低电平(即，vgl |vth|)向升压电压(即，第二逻辑低电平(2vgl |vth|))升压。输出部sst2可以在向第二控制节点q施加第二逻辑低电平(2vgl |vth|)的期间将第二栅极电源电压vgl作为逻辑低电平的第一补偿栅极信号稳定地输出。
185.另一方面，可以是，第八晶体管t8通过第一逻辑低电平的输入电压v_in而导通，第一栅极电源电压vgh施加于第一控制节点qb。即，第一节点电压v_qb可以变为具有逻辑高电平。
186.进而，第15_1晶体管t15_1导通时以二极管形式接通，因此可以与第14_1晶体管t14_1的栅极电极的电压变动无关地，恒定地保持第二控制节点q的电压。由此，第五时间点p5之后，输出电压v_out(或者，第一补偿栅极信号)不具有电压变动，可以防止输出电压v_out引起的像素的错误工作。
187.图9是示出包括在图4的补偿栅极驱动部中的第一补偿栅极级以及第二补偿栅极级的一例的电路图。可以是，参照图4说明的第奇数个补偿栅极级gc_st1、gc_st3各自与第一补偿栅极级gc_st1_c实质上相同，第偶数个补偿栅极级gc_st2、gc_st4各自与第二补偿栅极级gc_st2_c实质上相同。
188.图9所示的实施例在节点控制部sst1_c还包括第16_1晶体管t16_1(或者，第3’辅助晶体管)的方面，与图8所示的实施例具有区别点。
189.具体地，第5_1晶体管t5_1可以包括连接于第16_1晶体管t16_1的第二电极而并非是第一晶体管t1的第二电极的第一电极、连接于第3_1电容器c3_1的第二电极的第二电极以及连接于第二电源输入端子in2的栅极电极。第16_1晶体管t16_1可以形成于输入端子in0和第5_1晶体管t5_1之间，并包括连接于输入端子in0的第一电极、连接于第5_1晶体管t5_1的第一电极的第二电极以及连接于第一时钟输入端子cin1的栅极电极。
190.由此，当第16_1晶体管t16_1通过第一低电平的第一时钟信号clk1而导通时，将输入电压v_in不经由分支点(即，连接于图8的第2_1晶体管t2_1的栅极电极的节点)向第3_1电容器c3_1的第二电极供应，因此可以期待更快速初始化第3_1电容器c3_1的第二电极的效果。
191.以上详细的说明是例示并说明本发明的。另外，前述的内容只是示出并说明本发明的优选实施形式，如前所述，本发明可以在各种其它组合、变更以及环境下使用，可以在本说明书中公开的发明的构思范围、与叙述的公开内容等同的范围和/或本领域的技术或知识的范围内进行变更或修改。因此，以上的发明的详细说明并不是要以公开的实施形式
限定本发明的意图。另外，所附的权利要求书应该解释为还包括其它实施形式。