半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.动态随机存储器(dynamic random access memory，dram)是计算机等电子设备中常用的半导体结构，动态随机存储器中的有源区、外围栅极区、位线、以及字线均需要通过接触插塞与外围电路(peripheral circuit，pc)电连接，以将外围电路中的电信号传导至所述有源区、所述外围栅极区、所述位线和所述字线。为了简化制程步骤，通常对所述有源区、所述外围栅极区、所述位线和所述字线上方同步进行刻蚀，以在各区域同步形成与外围电路连接的接触孔。因此，当完成用于连接所述字线与所述外围电路的接触孔的刻蚀时，会引起连接所述有源区与所述外围电路的接触孔刻蚀深度的增大，进而导致漏电流的增大；还会引起连接所述位线与所述外围电路的接触孔刻蚀深度的增大，从而造成所述位线下方氧化层的穿透，影响氧化层的电性隔离性能，rc(电阻-电容)延迟效应增大。
3.因此，如何减小在形成字线与外围电路连接的接触孔时对有源区和位线的损伤，提高半导体结构的良率，并改善半导体结构的电性能，是当前亟待解决的技术问题。


技术实现要素：

4.本发明提供一种半导体结构及其形成方法，用于解决现有技术在形成字线与外围电路连接的接触孔时易对其他区域造成损伤的问题，以改善半导体结构的电性能，提高半导体结构的良率。
5.为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括如下步骤：
6.提供衬底，所述衬底内包括有源区；
7.形成字线于所述衬底内，所述字线包括第一部分以及位于所述第一部分端部的第二部分，所述第二部分沿垂直于所述衬底的方向凸出于所述第一部分；
8.形成覆盖所述衬底的介质层；
9.刻蚀所述介质层和部分所述衬底，形成暴露所述第二部分的第一接触孔、并同时形成暴露所述有源区的第二接触孔。
10.可选的，所述衬底包括存储于区域和位于所述存储区域外部的外围区域，所述有源区位于所述存储区域的所述衬底内；形成字线于所述衬底内的具体步骤包括：
11.刻蚀所述衬底，形成沿平行于所述衬底的方向贯穿所述存储区域并延伸至所述外围区域的凹槽；
12.填充导电材料于所述凹槽内，形成位于所述存储区域的所述第一部分、以及位于所述外围区域的所述第二部分。
13.可选的，形成位于所述存储区域的所述第一部分、以及位于所述外围区域的所述第二部分的具体步骤包括：
14.沉积第一导电材料于所述凹槽内和所述衬底表面，形成覆盖所述存储区域和所述
外围区域的导电层；
15.刻蚀所述导电层，形成所述第一部分和所述第二部分。
16.可选的，刻蚀所述导电层的具体步骤包括：
17.形成遮挡层，所述遮挡层覆盖位于所述外围区域的所述导电层表面；
18.去除位于所述存储区域的所述衬底表面的所述导电层，残留于所述存储区域的所述导电层作为初始第一部分、残留于所述外围区域的所述导电层作为初始第二部分；
19.回刻蚀部分所述初始第一部分和部分所述初始第二部分，残留于所述存储区域的所述凹槽内的所述初始第一部分作为所述第一部分、残留于所述外围区域的所述凹槽内的所述初始第二部分作为所述第二部分。
20.可选的，沉积第一导电材料于所述凹槽内和所述衬底表面之前还包括如下步骤：
21.形成扩散阻挡层于所述凹槽内壁。
22.可选的，所述外围区域环绕所述存储区域的外周分布；形成覆盖位于所述外围区域的所述导电层的遮挡层的具体步骤包括：
23.沉积光阻材料于所述外围区域的，以形成所述遮挡层，所述遮挡层覆盖位于所述外围区域的所述导电层、并暴露位于所述存储区域的所述导电层。
24.可选的，形成覆盖所述衬底的介质层之前，还包括如下步骤：
25.形成位于所述衬底上的位线。
26.可选的，形成覆盖所述衬底的介质层的具体步骤包括：
27.沉积介质材料于所述衬底上，形成覆盖所述衬底表面和所述位线的介质层。
28.可选的，形成暴露所述第二部分的第一接触孔、并同时形成暴露所述有源区的第二接触孔的具体步骤包括：
29.刻蚀所述介质层和所述衬底，同时形成暴露所述第二部分的第一接触孔、暴露所述有源区的第二接触孔、以及暴露所述位线的第三接触孔。
30.可选的，所述位线自所述存储区域延伸至所述外围区域；
31.所述第三接触孔暴露位于所述外围区域的所述位线。
32.可选的，还包括如下步骤：
33.填充第二导电材料于所述第一接触孔、所述第二接触孔和所述第三接触孔，同时形成与所述第二部分接触的第一接触插塞、与所述有源区接触的第二接触插塞和与所述位线接触的第三接触插塞。
34.可选的，还包括如下步骤：
35.形成与所述第一接触插塞电连接的第一外围电路、与所述第二接触插塞电连接的第二外围电路、以及与所述第三接触插塞电连接的第三外围电路。
36.可选的，所述第二部分的厚度与所述第一部分的厚度比为(7:4)～(7:6)。
37.为了解决上述问题，本发明还提供了一种半导体结构，包括：
38.衬底，所述衬底内具有有源区；
39.字线，位于所述衬底内，所述字线包括第一部分以及位于所述第一部分端部的第二部分，所述第二部分沿垂直于所述衬底的方向凸出于所述第一部分；
40.介质层，覆盖所述衬底上；
41.第一接触插塞，贯穿所述介质层和部分所述衬底，且与所述第二部分接触；
42.第二接触插塞，至少贯穿所述介质层，且与所述有源区接触。
43.可选的，所述衬底包括存储于区域和位于所述存储区域外部的外围区域，所述有源区位于所述存储区域的所述衬底内；
44.所述第一部分位于所述存储区域，所述第二部分位于所述外围区域。
45.可选的，还包括：
46.凹槽，位于所述衬底内；
47.扩散阻挡层，覆盖于所述凹槽内壁；
48.字线，位于所述扩散阻挡层表面且填充满所述凹槽。
49.可选的，还包括：
50.位线，位于所述衬底上；
51.所述介质层覆盖所述衬底表面和所述位线。
52.可选的，还包括：
53.第三接触插塞，至少贯穿所述介质层，且与所述位线接触。
54.可选的，所述位线自所述存储区域延伸至所述外围区域；
55.所述第三接触插塞于位于所述外围区域的所述位线接触。
56.可选的，还包括：
57.第一外围电路，所述第一接触插塞的一端与所述第二部分接触、另一端与所述第一外围电路电连接；
58.第二外围电路，所述第二接触插塞的一端与所述有源区接触、另一端与所述第二外围电路电连接；
59.第三外围电路，所述第三接触插塞的一端与所述位线接触、另一端与所述第三外围电路电连接。
60.可选的，所述第二部分的厚度与所述第一部分的厚度比为(7:4)～(7:6)。
61.本发明提供的半导体结构及其形成方法，通过将字线设置为包括第一部分和位于第一部分端部的第二部分，并且使得所述第二部分沿垂直于所述衬底的方向凸出于所述第一部分，即所述第二部分的顶面高于所述第一部分的顶面，一方面，在形成暴露所述字线的第一接触孔时，能够减少刻蚀时间，提高刻蚀效率；另一方面，能够降低暴露所述字线的刻蚀深度，从而避免暴露有源区的第二接触孔的刻蚀深度过大，减小了对有源区内部的损伤，降低了半导体结构内部的漏电流，改善了半导体结构的良率，提高了半导体结构的电性能。
附图说明
62.附图1是本发明具体实施方式中半导体结构的形成方法流程图；
63.附图2a-2m是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图；
64.附图3a-3c是本发明具体实施方式中半导体结构的示意图。
具体实施方式
65.下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式做详细说明。
66.本具体实施方式提供了一种半导体结构，附图1是本发明具体实施方式中半导体结构的形成方法流程图，附图2a-2m是本发明具体实施方式在形成半导体结构的过程中主要的工艺结构示意图。如图1、图2a-图2m所示，本具体实施方式提供的半导体结构的形成方法，包括如下步骤：
67.步骤s11，提供衬底20，所述衬底20内包括有源区25，如图2a所示。
68.具体来说，所述衬底20可以是但不限于硅衬底，本具体实施方式以所述衬底10为硅衬底为例进行说明。在其他示例中，所述衬底10可以为氮化镓、砷化镓、碳化镓、碳化硅或soi等半导体衬底。所述衬底10中还具有呈阵列排布的多个有源区25，相邻所述有源区25之间通过浅沟槽隔离结构相互隔离。
69.步骤s12，形成字线于所述衬底20内，所述字线包括第一部分28以及位于所述第一部分28端部的第二部分29，所述第二部分29沿垂直于所述衬底 20的方向凸出于所述第一部分28，如图2i和图2j所示，图2j是图2i的俯视结构示意图。
70.所述第二部分29沿垂直于所述衬底20的方向凸出于所述第一部分28是指，在沿垂直于所述衬底20的方向上，所述第二部分29的顶面位于所述第一部分28的顶面之上(即所述第二部分29的顶面高于所述第一部分28的顶面)。所述第二部分29的底面可以低于所述第一部分28的底面，也可以是所述第二部分29的底面与所述第一部分28的底面平齐。
71.可选的，所述衬底20包括存储于区域ca和位于所述存储区域ca外部的外围区域pa，所述有源区位于所述存储区域ca的所述衬底20内；形成字线于所述衬底20内的具体步骤包括：
72.刻蚀所述衬底20，形成沿平行于所述衬底20的方向贯穿所述存储区域ca 并延伸至所述外围区域pa的凹槽24，如图2b所示；
73.填充导电材料于所述凹槽24内，形成位于所述存储区域ca的所述第一部分28、以及位于所述外围区域pa的所述第二部分29，如图2i和图2j所示。
74.具体来说，所述外围区域pa环绕所述存储区域ca的外周分布。自所述衬底20表面沿垂直于所述衬底20的方向(例如图2b中的z轴方向)刻蚀所述衬底20，形成未贯穿所述衬底20的所述凹槽24。在沿平行于所述衬底20 的表面的方向(例如图2b中的x轴方向)上，所述凹槽24贯穿所述存储区域ca并延伸至所述外围区域pa。多条所述凹槽24沿平行于所述衬底20的表面的方向(例如图2b中的y轴方向)平行排布。之后，填充钨等导电材料于所述凹槽24内，形成位于所述存储区域ca的所述第一部分28、以及位于所述外围区域pa的所述第二部分29，如图2i和图2j所示。
75.可选的，形成位于所述存储区域ca的所述第一部分28、以及位于所述外围区域pa的所述第二部分29的具体步骤包括：
76.沉积第一导电材料于所述凹槽24内和所述衬底20表面，形成覆盖所述存储区域ca和所述外围区域pa的导电层22，如图2c所示；
77.刻蚀所述导电层22，形成所述第一部分28和所述第二部分29。
78.可选的，刻蚀所述导电层22的具体步骤包括：
79.形成遮挡层23，所述遮挡层23覆盖位于所述外围区域pa的所述导电层 22表面，如图2a和图2d所示，图2d是图2a的俯视结构示意图；
80.去除位于所述存储区域ca的所述衬底20表面的所述导电层22，残留于所述存储区
域ca的所述导电层22作为初始第一部分26、残留于所述外围区域pa的所述导电层22作为初始第二部分27，如图2e、图2f、图2g和图2h 所示，图2f是图2e的俯视结构示意图，图2h是图2g的俯视结构示意图；
81.回刻蚀部分所述初始第一部分26和部分所述初始第二部分27，残留于所述存储区域ca的所述凹槽24内的所述初始第一部分26作为所述第一部分 28、残留于所述外围区域pa的所述凹槽24内的所述初始第二部分27作为所述第二部分29，如图2i和图2j所示。
82.可选的，所述外围区域pa环绕所述存储区域ca的外周分布；形成覆盖位于所述外围区域pa的所述导电层22的遮挡层23的具体步骤包括：
83.沉积光阻材料于所述外围区域pa，以形成所述遮挡层23，所述遮挡层覆盖位于所述外围区域pa的所述导电层22、并暴露位于所述存储区域ca的所述导电层22的。
84.具体来说，沉积第一导电材料于所述凹槽24内和所述衬底20表面，形成覆盖所述存储区域ca和所述外围区域pa的导电层22之后，涂布光刻胶于所述外围区域pa的所述导电层22之上，形成所述遮挡层23，如图2a和图2d 所示。本领域技术人员也可以根据实际需要选择其他的材料来形成所述遮挡层 23，只需确保所述遮挡层23与所述导电层22之间具有相对较高的刻蚀选择比即可，例如所述遮挡层23与所述导电层22之间的刻蚀选择比大于3。接着，对所述存储区域ca暴露的所述导电层22进行刻蚀，去除位于所述凹槽24之外的所述导电层22和所述凹槽24内部的部分所述导电层22，形成如图2e和图2f所示的结构。去除所述遮挡层23之后，得到如图2g和图2h所示的结构。之后，根据所需的所述字线的厚度回刻蚀部分所述初始第一部分26和部分所述初始第二部分27，残留于所述存储区域ca的所述凹槽24内的所述初始第一部分26作为所述第一部分28、残留于所述外围区域pa的所述凹槽24 内的所述初始第二部分27作为所述第二部分29，如图2i和图2j所示。本具体实施方式中形成的所述字线为埋入式字线。
85.本具体实施方式是以在所述存储区域ca和所述外围区域pa同步沉积所述第一导电材料之后，对所述第一导电材料刻蚀以形成所述第一部分28和所述第二部分29为例进行说明。本领域技术人员也可以根据实际需要，直接通过沉积工艺、无需刻蚀来形成具有不同厚度的所述第一部分28和所述第二部分29。
86.可选的，沉积第一导电材料于所述凹槽24内和所述衬底20表面之前还包括如下步骤：
87.形成扩散阻挡层21于所述凹槽24内壁。
88.其中，所述扩散阻挡层21的材料可以是但不限于tin。所述扩散阻挡层 21一方面可以增加所述第一导电材料与所述凹槽24的内壁之间的粘附性，另一方面还能避免所述第一导电材料中的导电粒子扩散至所述衬底20内。
89.步骤s13，形成覆盖所述衬底20的介质层30，如图2k和图2l所示，图 2l是图2k的俯视结构示意图，在图2l中所述有源区25、所述第一部分28 和所述第二部分29均不可见，故以虚线表示所述有源区25、所述第一部分28 和所述第二部分29。
90.可选的，形成覆盖所述衬底20的介质层之前，还包括如下步骤：
91.形成位于所述衬底20上的位线31，如图2m所示。
92.具体来说，所述位线31位于所述字线上方，且所述位线31的延伸方向与所述字线的延伸方向相交。举例来说，所述位线31沿图2m中的y轴方向延伸，所述字线沿图2m中的x轴
方向延伸。多条所述位线31平行排布。
93.可选的，形成覆盖所述衬底20的介质层30的具体步骤包括：
94.沉积介质材料于所述衬底20上，形成覆盖所述衬底20表面和所述位线31 的介质层30。其中，所述介质层30的材料可以是但不限于氮化物材料，例如氮化硅。
95.步骤s14，刻蚀所述介质层30和部分所述衬底20，形成暴露所述第二部分29的第一接触孔32、并同时形成暴露所述有源区25的第二接触孔(未图示)。
96.可选的，形成暴露所述第二部分29的第一接触孔32、并同时形成暴露所述有源区25的第二接触孔的具体步骤包括：
97.刻蚀所述介质层30和所述衬底20，同时形成暴露所述第二部分29的第一接触孔32、暴露所述有源区25的第二接触孔、以及暴露所述位线31的第三接触孔33。
98.可选的，所述位线31自所述存储区域ca延伸至所述外围区域pa；
99.所述第三接触孔33暴露位于所述外围区域pa的所述位线31。
100.具体来说，在形成所述介质层30之后，刻蚀所述介质层30和部分所述衬底20，同时形成暴露所述第二部分29的所述第一接触孔32、暴露所述衬底20 内的所述有源区25的第二接触孔、暴露位于所述外围区域pa的所述位线31 的第三接触孔33、以及位于所述外围区域pa的外围栅极的第四接触孔34。
101.在本具体实施方式中，由于所述第二部分29凸出于所述第一部分28之上，因此，在刻蚀形成所述第一接触孔32的过程中，一方面可以缩短刻蚀时间，另一方面也能够有效的避免所述有源区25、所述位线31和所述外围栅极的过刻蚀，减少了对所述有源区25、所述位线31和所述外围栅极的损伤，从而减少了半导体结构内部漏电流的产生。另外，由于所述第一部分29凸出于所述第一部分28之上，还可以对所述第一部分29进行过刻蚀，以增加后续于所述第一接触孔32内形成的第一接触插塞与所述字线之间的接触面积，从而减小 rc延迟效应。
102.可选的，所述半导体结构的形成方法还包括如下步骤：
103.填充第二导电材料于所述第一接触孔32、所述第二接触孔和所述第三接触孔33，同时形成与所述第二部分29接触的第一接触插塞、与所述有源区25 接触的第二接触插塞和与所述位线31接触的第三接触插塞。
104.其中，所述第二导电材料可以与所述第一导电材料相同，例如均为钨。
105.可选的，所述半导体结构的形成方法还包括如下步骤：
106.形成与所述第一接触插塞电连接的第一外围电路、与所述第二接触插塞电连接的第二外围电路、以及与所述第三接触插塞电连接的第三外围电路。
107.所述第二部分29与所述第一部分28之间的厚度差异不宜过小，以避免不能充分的保护所述有源区和所述位线31；所述第二部分29与所述第一部分28 之间的厚度差异不宜过大，以避免增加所述半导体结构的内阻。可选的，所述第二部分29的厚度与所述第一部分28的厚度比为7：4～7：6，例如，所述第二部分29的厚度为140nm，那么对应所述第一部分28的厚度范围可以为 80nm～120nm。
108.不仅如此，本具体实施方式还提供了一种半导体结构。附图3a-3c是本发明具体实施方式中半导体结构的示意图，本具体实施方式提供的半导体结构可以采用如图1、图2a-图2m所示的半导体结构的形成方法形成。如图3a-图 3c所示，所述半导体结构，包括：
109.衬底20，所述衬底20内具有有源区25；
110.字线，位于所述衬底20内，所述字线包括第一部分28以及位于所述第一部分28端部的第二部分29，所述第二部分29沿垂直于所述衬底20的方向凸出于所述第一部分28；
111.介质层30，覆盖所述衬底20上；
112.第一接触插塞，贯穿所述介质层30和部分所述衬底20，且与所述第二部分29接触；
113.第二接触插塞，至少贯穿所述介质层30，且与所述有源区25接触。
114.可选的，所述衬底20包括存储于区域ca和位于所述存储区域ca外部的外围区域pa，所述有源区25位于所述存储区域ca的所述衬底20内；
115.所述第一部分28位于所述存储区域ca，所述第二部分29位于所述外围区域pa。
116.可选的，所述半导体结构还包括：
117.凹槽24，位于所述衬底20内；
118.扩散阻挡层21，覆盖于所述凹槽24内壁；
119.字线，位于所述扩散阻挡层21表面且填充满所述凹槽24。
120.可选的，所述半导体结构还包括：
121.位线31，位于所述衬底20上；
122.所述介质层30覆盖所述衬底20表面和所述位线31。
123.可选的，所述半导体结构还包括：
124.第三接触插塞，至少贯穿所述介质层30，且与所述位线31接触。
125.可选的，所述位线31自所述存储区域ca延伸至所述外围区域pa；
126.所述第三接触插塞于位于所述外围区域pa的所述位线31接触。
127.可选的，所述半导体结构还包括：
128.第一外围电路，所述第一接触插塞的一端与所述第二部分29接触、另一端与所述第一外围电路电连接；
129.第二外围电路，所述第二接触插塞的一端与所述有源区25接触、另一端与所述第二外围电路电连接；
130.第三外围电路，所述第三接触插塞的一端与所述位线31接触、另一端与所述第三外围电路电连接。
131.可选的，所述第二部分29的厚度为所述第一部分28的厚度的1.2倍～5倍。
132.本具体实施方式提供的半导体结构及其形成方法，通过将字线设置为包括第一部分和位于第一部分端部的第二部分，并且使得所述第二部分沿垂直于所述衬底的方向凸出于所述第一部分，即所述第二部分的顶面高于所述第一部分的顶面，一方面，在形成暴露所述字线的第一接触孔时，能够减少刻蚀时间，提高刻蚀效率；另一方面，能够降低暴露所述字线的刻蚀深度，从而避免暴露有源区的第二接触孔的刻蚀深度过大，减小了对有源区内部的损伤，降低了半导体结构内部的漏电流，改善了半导体结构的良率，提高了半导体结构的电性能。
133.以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。