半导体器件及其制造方法与流程

1.本发明属于半导体器件技术领域，更具体地，涉及一种半导体器件及其制造方法。


背景技术：

2.以往，用作功率器件的半导体器件中，主要使用硅(si)作为半导体材料，但是作为宽带隙半导体的碳化硅(sic)与硅相比，其具有3倍导热度、10倍最大电场强度的优势。因此，碳化硅半导体器件是一种绝缘击穿电压较高、能够以低损耗和/或低漏电流进行高温动作的功率器件。
3.现有的碳化硅半导体器件主要包括平面型(planar)和沟槽型(trench)。对于高压半导体器件，虽然击穿电压与正向导通电阻有相反的关系，即击穿电压高，正向导通电阻小；击穿电压低，正向导通电阻大。但是平面型的半导体器件受到外延层电阻率的影响，其正向导通电阻很难做到很小，必须通过增大芯片面积来降低正向导通电阻。沟槽型的半导体器件虽然可以有效地降低正向导通电阻，并且具有较大的电流处理能力，但是沟槽型的半导体器件制作过程比较复杂、加工难度较大。


技术实现要素：

4.本发明的目的在于提供一种半导体器件及其制造方法，在保证较高击穿电压同时，又保证了较小的正向导通电阻，同时外延层的掺杂浓度提高可以改善正向导通电阻的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
5.根据本发明的一方面，提供一种半导体器件，包括：碳化硅衬底，所述碳化硅衬底具有第一掺杂类型；外延层，位于所述碳化硅衬底上，所述外延层具有第一掺杂类型；掺杂柱区，位于所述外延层中，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。
[0006]
优选地，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。
[0007]
优选地，所述掺杂柱区与所述外延层的表面垂直。
[0008]
优选地，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。
[0009]
优选地，所述外延层包括从下至上依次堆叠的缓冲层、第一外延层和第二外延层，所述第一外延层和所述第二外延层的掺杂浓度依次增大。
[0010]
优选地，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的第二外延层的载流子浓度相等。
[0011]
优选地，所述掺杂柱区的结深为2～8μm。
[0012]
优选地，所述掺杂柱区的结深与所述第二外延层的厚度相等。
[0013]
优选地，所述半导体器件还包括：欧姆接触区，位于所述掺杂柱区内，所述欧姆接触区具有第二掺杂类型；源区，位于所述掺杂柱区内，所述源区具有第一掺杂类型；其中，所述欧姆接触区和源区彼此接触。
[0014]
优选地，所述欧姆接触区位于所述掺杂柱区中远离jfet区域的一侧，源区位于所述掺杂柱区中靠近所述jfet区域的一侧；其中，所述jfet区域为掺杂柱区围绕的外延层。
[0015]
优选地，所述半导体器件还包括：栅氧化层，位于所述外延层的表面上，并覆盖所述外延层、所述掺杂柱区、所述欧姆接触区和所述源区；栅极，位于所述栅氧化层上，并覆盖所述掺杂柱区围绕的外延层以及部分所述源区。
[0016]
优选地，所述半导体器件为垂直扩散型mosfet器件。
[0017]
优选地，所述碳化硅衬底的电阻率为0.015～0.028ω
·
cm。
[0018]
优选地，所述缓冲层的厚度为0.2～3μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。
[0019]
优选地，所述第一外延层的厚度为1～3μm，载流子浓度为2e15cm-3
～2e16cm-3
。
[0020]
优选地，所述第二外延层的厚度为2～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。
[0021]
优选地，所述第一掺杂类型为n型，所述第二掺杂类型为p型。
[0022]
根据本发明的另一方面，提供一种半导体器件的制造方法，包括：在碳化硅衬底上形成外延层，所述碳化硅衬底具有第一掺杂类型，所述外延层具有第一掺杂类型；在所述外延层中形成掺杂柱区，所述掺杂柱区具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反；其中，所述掺杂柱区通过沿选定的晶向方向进行隧道式离子注入形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。
[0023]
优选地，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的外延层的载流子浓度相等。
[0024]
优选地，所述掺杂柱区与所述外延层的表面垂直。
[0025]
优选地，所述碳化硅衬底的表面与选定的晶面呈第一角度，所述离子注入方向与所述碳化硅衬底的表面呈第二角度，所述第一角度和所述第二角度互余，其中，所述选定的晶面为(11-20)、(11-23)和(0001)晶面中的任一晶面，所述选定的晶面与所述选定的晶向方向垂直。
[0026]
优选地，形成所述外延层包括：在所述碳化硅衬底上依次形成缓冲层、第一外延层和第二外延层；其中，所述第一外延层和所述第二外延层的掺杂浓度依次增大。
[0027]
优选地，所述掺杂柱区位于所述第二外延层中，所述掺杂柱区的载流子浓度与所述掺杂柱区围绕的第二外延层的载流子浓度相等。
[0028]
优选地，所述掺杂柱区的结深为2～8μm。
[0029]
优选地，所述掺杂柱区的结深与所述第二外延层的厚度相等。
[0030]
优选地，所述半导体器件的制造方法还包括：在所述掺杂柱区内分别进行离子注入形成欧姆接触区和源区；其中，所述欧姆接触区具有第二掺杂类型，所述源区具有第一掺杂类型，所述欧姆接触区和所述源区彼此接触。
[0031]
优选地，所述欧姆接触区位于所述掺杂柱区中远离jfet区域的一侧，所述源区位于所述掺杂柱区中靠近所述jfet区域的一侧；其中，所述jfet区域为掺杂柱区围绕的外延层。
[0032]
优选地，所述半导体器件的制造方法还包括：在所述外延层的表面上形成栅氧化层，所述栅氧化层覆盖所述外延层、所述掺杂柱区、所述欧姆接触区和所述源区；在所述栅氧化层上沉积掺杂的多晶硅形成栅极，所述栅极覆盖所述掺杂柱区围绕的外延层以及部分所述源区。
[0033]
优选地，所述半导体器件为垂直扩散型mosfet器件。
[0034]
优选地，所述碳化硅衬底的电阻率为0.015～0.028ω
·
cm。
[0035]
优选地，所述缓冲层的厚度为0.2～3μm，载流子浓度为0.8e18cm-3
～1.2e18cm-3
。
[0036]
优选地，所述第一外延层的厚度为1～3μm，载流子浓度为2e15cm-3
～2e16cm-3
。
[0037]
优选地，所述第二外延层的厚度为2～10μm，载流子浓度为2e16cm-3
～2e17cm-3
。
[0038]
优选地，所述第一掺杂类型为n型，所述第二掺杂类型为p型。
[0039]
根据本发明实施例的半导体器件及其制造方法，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向导通电阻。
[0040]
进一步地，掺杂柱区的杂质总量可以和掺杂柱区所包围的外延层的杂质总量达到相等，可以提高jfet区的外延浓度，从而降低正向导通电阻。
[0041]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通电阻显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0042]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通电阻，同时外延层的掺杂浓度提高，可以改善正向导通电阻的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0043]
进一步地，该制造方法简单易行，降低了工艺复杂性与工艺难度，可以使用常规的碳化硅生产设备进行制造，适宜大规模批量生产。
附图说明
[0044]
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
[0045]
图1示出根据本发明实施例提供的半导体器件的结构示意图；
[0046]
图2示出根据本发明实施例提供的半导体器件的制造方法的流程图；
[0047]
图3a-图3d示出本发明实施例提供的半导体器件的制造方法的各步骤的结构示意图。
具体实施方式
[0048]
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
[0049]
本发明可以各种形式呈现，以下将描述其中一些示例。
[0050]
图1示出根据本发明实施例提供的半导体器件的结构示意图。参见图1，所述半导体器件包括碳化硅衬底100、位于所述碳化硅衬底100上的外延层110、位于外延层110中的掺杂柱区130、位于所述掺杂柱区130表面的欧姆接触区140和源区150、位于所述外延层110上的栅氧化层160以及栅极170。
[0051]
在本实施例中，碳化硅衬底100具有第一掺杂类型，为重掺杂结构，电阻率为0.015～0.028ω
·
cm。该碳化硅衬底100的表面例如是(11-20)晶面、(11-23)晶面、(0001)晶面，或者是(0001)晶面朝(11-20)晶面偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
。碳化硅衬底100可以作为半导体器件的漏极。
[0052]
外延层110包括从下至上依次堆叠的缓冲层111、第一外延层112和第二外延层113。外延层110具有第一掺杂类型。第一外延层112以及第二外延层113的掺杂浓度依次增大，即第一外延层112的掺杂浓度小于第二外延层113的掺杂浓度。第一外延层112为轻掺杂结构，第二外延层113为重掺杂结构。第二外延层113的掺杂浓度增大后形成重掺杂结构，可以减小导通电阻，第一外延层112的掺杂浓度依然较小，可以使反向击穿电压仍在目标耐压上。
[0053]
在本实施例中，缓冲层111的厚度为0.2～3μm，载流子浓度例如为0.8e18cm-3
～1.2e18cm-3
；第一外延层112的厚度为1～3μm，载流子浓度例如为2e15cm-3
～2e16cm-3
；第二外延层113的厚度为2～10μm，载流子浓度例如为2e16cm-3
～2e17cm-3
，但不限于此。
[0054]
掺杂柱区130通过沿选定的晶向方向进行隧道式离子注入(channel implant)形成，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。所述掺杂柱区130具有第二掺杂类型，所述第一掺杂类型和所述第二掺杂类型相反。第一掺杂类型例如为n型，第二掺杂类型例如为p型。
[0055]
在本实施例中，通过在第二外延层113中沿选定的晶向方向进行铝离子的隧道式离子注入形成掺杂柱区130，其中，选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。铝离子沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以为常规随机方向注入或非隧道式注入的注入深度的2～4倍，因此，掺杂柱区130可以贯穿第二外延层113，并且掺杂柱区130的结深可到达第一外延层112的表面，即所述掺杂柱区130的结深与所述第二外延层113的厚度相等。常规的随机方向注入或非隧道式注入形成的阱区的结深一般为0.5～2μm，本技术形成的掺杂柱区130的结深可以达到2～8μm。所述掺杂柱区130为柱状的漂移区。
[0056]
碳化硅衬底100的表面与选定的晶面(例如(11-20)、(11-23)和(0001)晶面中的任一晶面)呈第一角度，离子注入方向与碳化硅衬底100的表面呈第二角度，其中，所述第一角度和所述第二角度互余，即第一角度和第二角度之和为90
°
，选定的晶面与选定的晶向方向垂直，例如，(11-20)晶面与[11-20]晶向方向垂直；(11-23)晶面与[11-23]晶向方向垂直；(0001)晶面与[0001]晶向方向垂直。例如，当碳化硅衬底100的表面是(11-20)晶面时，可以沿垂直碳化硅衬底100表面的方向进行离子注入形成掺杂柱区130，即沿[11-20]晶向方向进行离子注入形成掺杂柱区130；当碳化硅衬底100的表面与(11-20)晶面偏离第一角度例如偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
时，那么离子注入方向也要与碳化硅衬底100的表面呈相应角度(第二角度)，即离子注入方向分别与碳化硅衬底100的表面呈86
±
0.5
°
、82
±
0.5
°
、75
±
0.5
°
、68
±
0.5
°
、45
±
0.5
°
、30
±
0.5
°
，以保
证是沿[11-20]晶向方向进行离子注入的。可以理解的是，对于沿[11-23]或[0001]晶向方向的离子注入也是一样。
[0057]
所述掺杂柱区130的杂质总量与所述掺杂柱区130围绕的jfet区域(即掺杂柱区130围绕的第二外延层113)的杂质总量相等，即所述掺杂柱区130的p型载流子浓度总和与掺杂柱区130围绕的第二外延层113的n型载流子浓度总和达到平衡，例如两者在同一个数量级上，或者说所述掺杂柱区130的p型载流子浓度总和与掺杂柱区130围绕的第二外延层113的n型载流子浓度总和相等。
[0058]
所述掺杂柱区130可以通过多次离子注入形成，采用350～650℃的高温铝离子注入，例如第一次的离子注入能量为450～600kev，离子掺杂浓度为1e13cm-3
～4e14cm-3
；第二次的离子注入能量为300～450kev，离子掺杂浓度为3e13cm-3
～5e14cm-3
；第三次的离子注入能量为150～300kev，离子掺杂浓度为1e11cm-3
～2e12cm-3
；第四次的离子注入能量为50～120kev，离子掺杂浓度为1e11cm-3
～7e11cm-3
。优选地，采用箱式注入(box implant)方法进行隧道式离子注入。
[0059]
可选地，在半导体器件的元胞外围还形成有分压环(未示出)，所述分压环可以和所述掺杂柱区130同时形成，也可以单独形成。
[0060]
欧姆接触区140和源区150位于所述掺杂柱区130内，从所述掺杂柱区130的表面向所述掺杂柱区130的内部延伸，其中，所述欧姆接触区140位于所述掺杂柱区130中远离jfet区域的一侧，源区150位于所述掺杂柱区130中靠近jfet区域的一侧。
[0061]
在本实施例中，欧姆接触区140和源区150彼此接触。欧姆接触区140具有第二掺杂类型，源区150具有第一掺杂类型，欧姆接触区140和源区150均为重掺杂结构。
[0062]
栅氧化层160位于所述外延层110的表面上，并覆盖所述外延层110、掺杂柱区130、欧姆接触区140和源区150。具体地，栅氧化层160位于所述第二外延层113的表面上，并覆盖所述第二外延层113、掺杂柱区130、欧姆接触区140和源区150。
[0063]
栅极170位于所述栅氧化层160上，并覆盖所述掺杂柱区130围绕的外延层110以及部分源区150。具体地，所述栅极170覆盖所述掺杂柱区130围绕的第二外延层113以及部分源区150。
[0064]
进一步地，所述半导体器件还包括介质层、电极、钝化层等结构，在此不再赘述。
[0065]
本发明实施例的半导体器件例如为垂直扩散型mosfet器件(平面型vdmos器件)，但并不局限于此，例如还可以为igbt器件、frd器件等。本发明实施例的平面型vdmos器件的电压例如为1200v，通过改变注入能量和剂量，还可以用于同类的650v、1700v等高压vdmos器件。
[0066]
当半导体器件导通时，电子从源极150经由第二外延层113、第一外延层112以及缓冲层111达到碳化硅衬底100(漏极)，半导体器件的正向导通电阻由第二外延层113、第一外延层112以及缓冲层111的压降串联组成。由于第二外延层113厚度较厚，对正向导通电阻的影响较大，因此可以通过提高第二外延层113的掺杂浓度以降低正向导通电阻。
[0067]
当半导体器件关断时，第二外延层113与掺杂柱区130形成的pn结反偏，随着反向电压的增大耗尽区也逐渐展宽，最终导致整个第二外延层113完全耗尽，反向电压由第一外延层112承担，此时反向电压不仅建立了纵向电场也建立了横向电场，其中，纵向电场位于纵向的pn结接触面上，即纵向电场位于掺杂柱区130与第二外延层113的纵向接触面上；横
向电场位于掺杂柱区130的p型耗尽区横向扩散的面上，即横向电场位于掺杂柱区130与第一外延层112的横向接触面上。可以通过改变掺杂柱区130与第二外延层113的宽度来调节掺杂柱区130与第二外延层113的杂质总量，以使掺杂柱区130与其围绕的第二外延层113的杂质总量达到平衡(相等)，从而使得第二外延层113与掺杂柱区130的电荷相互补偿，形成支撑耐压的区域。由于反向电压由第一外延层112承担，因此可以调节第一外延层112来调整击穿电压。
[0068]
由于所述掺杂柱区130的杂质总量与所述掺杂柱区130围绕的jfet区域的杂质总量平衡(相等)，相比于现有技术中的半导体器件，第二外延层113的浓度可以提高一个数量级。当掺杂柱区130围绕的第二外延层113和掺杂柱区130的电荷不平衡(不相等)时，电压击穿点在纵向的pn结面上；当掺杂柱区130围绕的第二外延层113和掺杂柱区130的电荷平衡(相等)时，电压击穿点在水平向的第一外延层112表面和掺杂柱区130组成的界面上，击穿电压大幅提高，因此，可以通过调整第一外延层112来调整击穿电压。
[0069]
本发明实施例提供的半导体器件，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向导通电阻。
[0070]
进一步地，掺杂柱区的杂质总量可以和掺杂柱区所包围的外延层的杂质总量达到相等，可以提高jfet区的外延浓度，从而降低正向导通电阻。
[0071]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通电阻显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0072]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通电阻，同时外延层的浓度提高，可以改善正向导通电阻的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0073]
图2示出根据本发明实施例提供的半导体器件的制造方法的流程图。图3a-图3d示出本发明实施例提供的半导体器件的制造方法的各步骤的结构示意图。结合图2和图3a-图3d所示，所述半导体器件的制造方法包括以下步骤。
[0074]
在步骤s101中，在碳化硅衬底上形成外延层。
[0075]
参见图3a，在碳化硅衬底100上形成外延层110。
[0076]
在本实施例中，碳化硅衬底100具有第一掺杂类型，为重掺杂结构，电阻率为0.015～0.028ω
·
cm。该碳化硅衬底100的表面例如是(11-20)晶面、(11-23)晶面、(0001)晶面，或者是(0001)晶面朝(11-20)晶面偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
。碳化硅衬底100可以作为半导体器件的漏极。
[0077]
外延层110包括从下到上依次堆叠的缓冲层111、第一外延层112和第二外延层113。外延层110具有第一掺杂类型。第一外延层112以及第二外延层113的掺杂浓度依次增大，即第一外延层112的掺杂浓度小于第二外延层113的掺杂浓度。第一外延层112为轻掺杂结构，第二外延层113为重掺杂结构。第二外延层113的掺杂浓度增大后形成重掺杂结构，可
以减小导通电阻，第一外延层112的掺杂浓度依然较小，可以使反向击穿电压仍在目标耐压上。
[0078]
在本实施例中，缓冲层111的厚度为0.2～2μm，载流子浓度例如为0.8e18cm-3
～1.2e18cm-3
；第一外延层112的厚度为1～3μm，载流子浓度例如为2e15cm-3
～2e16cm-3
；第二外延层113的厚度为2～10μm，载流子浓度例如为2e16cm-3
～2e17cm-3
，但不限于此。
[0079]
在步骤s102中，在外延层110中形成掺杂柱区130。
[0080]
具体地，参见图3b，在外延层110上形成氧化层120作为掩膜，对氧化层120进行光刻和刻蚀形成离子注入窗口121。其中，氧化层120例如为氧化硅，厚度例如为1～3μm，但不限于此。
[0081]
参见图3c，通过所述离子注入窗口121进行隧道式离子注入形成掺杂柱区130，然后去除所述氧化层120。
[0082]
在本实施例中，通过在第二外延层113中沿选定的晶向方向进行铝离子的隧道式离子注入形成掺杂柱区130，其中，所述选定的晶向方向为[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向。铝离子沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以为常规随机方向注入或非隧道式注入的注入深度的2～4倍，因此，掺杂柱区130可以贯穿第二外延层113，并且掺杂柱区130的结深可到达第一外延层112的表面，即所述掺杂柱区130的结深与所述第二外延层113的厚度相等。常规的随机方向注入或非隧道式注入形成的阱区的结深一般为0.5～2μm，本技术形成的掺杂柱区130的结深可以达到2～8μm。所述掺杂柱区130为柱状的漂移区。
[0083]
碳化硅衬底100的表面与选定的晶面(例如(11-20)、(11-23)和(0001)晶面中的任一晶面)呈第一角度，离子注入方向与碳化硅衬底100的表面呈第二角度，其中，所述第一角度和所述第二角度互余，即第一角度和第二角度之和为90
°
，选定的晶面与选定的晶向方向垂直，例如，(11-20)晶面与[11-20]晶向方向垂直；(11-23)晶面与[11-23]晶向方向垂直；(0001)晶面与[0001]晶向方向垂直。例如，当碳化硅衬底100的表面是(11-20)晶面时，可以沿垂直碳化硅衬底100表面的方向进行离子注入形成掺杂柱区130，即沿[11-20]晶向方向进行离子注入形成掺杂柱区130；当碳化硅衬底100的表面与(11-20)晶面偏离第一角度例如偏4
±
0.5
°
、偏8
±
0.5
°
、偏15
±
0.5
°
、偏22
±
0.5
°
、偏45
±
0.5
°
、偏60
±
0.5
°
时，那么离子注入方向也要与碳化硅衬底100的表面呈相应角度(第二角度)，即离子注入方向分别与碳化硅衬底100的表面呈86
±
0.5
°
、82
±
0.5
°
、75
±
0.5
°
、68
±
0.5
°
、45
±
0.5
°
、30
±
0.5
°
，以保证是沿[11-20]晶向方向进行离子注入的。可以理解的是，对于沿[11-23]或[0001]晶向方向的离子注入也是一样。
[0084]
所述掺杂柱区130的杂质总量与所述掺杂柱区130围绕的jfet区域(即掺杂柱区130围绕的第二外延层113)的杂质总量相等，即所述掺杂柱区130的p型载流子浓度总和与掺杂柱区130围绕的第二外延层113的n型载流子浓度总和达到平衡，例如两者在同一个数量级上，或者说所述掺杂柱区130的p型载流子浓度总和与掺杂柱区130围绕的第二外延层113的n型载流子浓度总和相等。
[0085]
所述掺杂柱区130可以通过多次离子注入形成，采用350～650℃的高温铝离子注入，例如第一次的离子注入能量为450～600kev，离子掺杂浓度为1e13cm-3
～4e14cm-3
；第二次的离子注入能量为300～450kev，离子掺杂浓度为3e13cm-3
～5e14cm-3
；第三次的离子注
入能量为150～300kev，离子掺杂浓度为1e11cm-3
～2e12cm-3
；第四次的离子注入能量为50～120kev，离子掺杂浓度为1e11cm-3
～7e11cm-3
。优选地，采用箱式注入(box implant)方法进行隧道式离子注入。
[0086]
可选地，还可以在半导体器件的元胞外围通过离子注入形成分压环(未示出)，所述分压环可以和所述掺杂柱区130同时形成，也可以单独形成。
[0087]
在步骤s103中，在所述掺杂柱区130内形成欧姆接触区140和源区150。
[0088]
参见图3c，在所述外延层110上生长氧化硅膜，并刻蚀形成欧姆接触区窗口，在所述欧姆接触区窗口进行离子注入以在掺杂柱区130的表面形成欧姆接触区140；在所述外延层110上生长氧化硅膜，并刻蚀形成源区窗口，在所述源区窗口进行离子注入以在掺杂柱区130的表面形成源区150。
[0089]
所述欧姆接触区140位于所述掺杂柱区130中远离jfet区域的一侧，源区150位于所述掺杂柱区130中靠近jfet区域的一侧。
[0090]
在本实施例中，欧姆接触区140和源区150彼此接触。欧姆接触区140具有第二掺杂类型，源区150具有第一掺杂类型，欧姆接触区140和源区150均为重掺杂结构。第一掺杂类型例如为n型，第二掺杂类型例如为p型。
[0091]
进一步地，对外延层进行高温激活，激活温度为1650℃～1750℃，时间为10～40min。
[0092]
优选地，在对半导体器件进行高温激活之前，在外延层110上形成碳膜以在高温激活时保护碳化硅器件；高温激活后，将碳膜去除，例如通过常规的等离子方法去除所述碳膜。
[0093]
在步骤s104中，在所述外延层110上依次形成栅氧化层160和栅极170。
[0094]
参见图3d，在外延层110上生长栅氧化层160，栅氧化层160覆盖所述第二外延层113、掺杂柱区130、欧姆接触区140和源区150。
[0095]
在栅氧化层160上沉积掺杂的多晶硅，然后进行光刻和刻蚀，形成栅极170，栅极170覆盖所述掺杂柱区130围绕的第二外延层113以及部分源区150。
[0096]
可选地，在形成栅氧化层160之前，可以先在外延层110上生长牺牲氧化层，然后用hf液体去除。
[0097]
进一步地，对半导体器件进行后续常规工艺的介质层沉积、引线孔的形成、碳化硅衬底的减薄、各电极的形成以及表面钝化层的形成等步骤，形成vdmos器件，在此不再详细描述。
[0098]
本发明实施例的半导体器件例如为垂直扩散型mosfet器件(平面型vdmos器件)，但并不局限于此，例如还可以为igbt器件、frd器件等。本发明实施例的平面型vdmos器件的电压例如为1200v，通过改变注入能量和剂量，还可以用于同类的650v、1700v等高压vdmos器件。
[0099]
当半导体器件导通时，电子从源极150经由第二外延层113、第一外延层112以及缓冲层111达到碳化硅衬底100(漏极)，半导体器件的正向导通电阻由第二外延层113、第一外延层112以及缓冲层111的压降串联组成。由于第二外延层113厚度较厚，对正向导通电阻的影响较大，因此可以通过提高第二外延层113的掺杂浓度以降低正向导通电阻。
[0100]
当半导体器件关断时，第二外延层113与掺杂柱区130形成的pn结反偏，随着反向
电压的增大耗尽区也逐渐展宽，最终导致整个第二外延层113完全耗尽，反向电压由第一外延层112承担，此时反向电压不仅建立了纵向电场也建立了横向电场，其中，纵向电场位于纵向的pn结接触面上，即纵向电场位于掺杂柱区130与第二外延层113的纵向接触面上；横向电场位于掺杂柱区130的p型耗尽区横向扩散的面上，即横向电场位于掺杂柱区130与第一外延层112的横向接触面上。可以通过改变掺杂柱区130与第二外延层113的宽度来调节掺杂柱区130与第二外延层113的杂质总量，以使掺杂柱区130与其围绕的第二外延层113的杂质总量达到平衡(相等)，从而使得第二外延层113与掺杂柱区130的电荷相互补偿，形成支撑耐压的区域。由于反向电压由第一外延层112承担，因此可以调节第一外延层112来调整击穿电压。
[0101]
由于所述掺杂柱区130的杂质总量与所述掺杂柱区130围绕的jfet区域的杂质总量平衡(相等)，相比于现有技术中的半导体器件，第二外延层113的浓度可以提高一个数量级。当掺杂柱区130围绕的第二外延层113和掺杂柱区130的电荷不平衡(不相等)时，电压击穿点在纵向的pn结面上；当掺杂柱区130围绕的第二外延层113和掺杂柱区130的电荷平衡(相等)时，电压击穿点在水平向的第一外延层112表面和掺杂柱区130组成的界面上，击穿电压大幅提高，因此，可以通过调整第一外延层112来调整击穿电压。
[0102]
本发明实施例提供的半导体器件的制造方法，在外延层中通过沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向进行隧道式离子注入形成掺杂柱区，由于沿[11-20]、[11-23]和[0001]晶向方向中的任一晶向方向的隧道式离子注入深度可以达到常规随机方向注入或非隧道式注入的注入深度的2～4倍，使掺杂柱区具有很深的结深，因此可以通过控制掺杂柱区和外延层的浓度来降低正向导通电阻。
[0103]
进一步地，掺杂柱区的杂质总量可以和掺杂柱区所包围的外延层的杂质总量达到相等，可以提高jfet区的外延浓度，从而降低正向导通电阻。
[0104]
进一步地，所述外延层包括堆叠的第一外延层和第二外延层，掺杂柱区位于第二外延层中，可以通过提高第二外延层的浓度使正向导通电阻显著降低；通过改变掺杂柱区的宽度与掺杂柱区所包围的第二外延层的宽度，达到两者总电荷相等，进而提高击穿电压。
[0105]
进一步地，还可以在第二外延层的掺杂浓度更大的情况下，通过第一外延层调整击穿电压，这样就使半导体器件在具有较高击穿电压同时，又保证了半导体器件具有较小的正向导通电阻，同时外延层的浓度提高，可以改善正向导通电阻的温度系数，更加有利于半导体器件在高温环境下的可靠性和参数性能。
[0106]
进一步地，该制造方法简单易行，降低了工艺复杂性与工艺难度，可以使用常规的碳化硅生产设备进行制造，适宜大规模批量生产。
[0107]
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求所界定的范围为准。