半导体结构的制作方法

1.本公开实施例涉及半导体领域，特别涉及一种半导体结构。


背景技术：

2.随着各种电子产品朝小型化发展的趋势，动态随机存取存储器(dynamic random access memory，dram)单元的设计也必须符合高集成度及高密度的要求。
3.dram存储单元由一个存储晶体管与一个电容串联组成，为了提高单元性能并缩小单元面积，需要在单位面积上制备大电容值的电容器，但通常电容需要占用较大的空间，以具有较好的存储电荷效能。
4.因此，如何提高半导体结构的集成密度，同时获得较大的电荷存储能力，并降低电容引线的难度，成为本领域技术人员亟待解决的一个重要技术问题。


技术实现要素：

5.本公开实施例提供一种半导体结构，以提高半导体结构的集成密度，降低电容引线的难度。
6.根据本公开一些实施例，本公开实施例一方面提供一种半导体结构，包括：衬底；阵列结构，位于衬底上；阵列结构包括第一晶体管阵列和第二晶体管阵列，第一晶体管阵列包括多个第一半导体柱，第二晶体管阵列包括多个第二半导体柱；存储结构，位于第一晶体管阵列与第二晶体管阵列之间；存储结构包括多个第一电容和多个第二电容，第一电容包括与第一半导体柱顶面电接触的第一电极，第二电容包括与第二半导体柱底面电接触的第二电极，第一电容和第二电容之间设有共用电极；引线结构，引线结构包括至少一个电极引线，电极引线与共用电极电接触，且电极引线在衬底表面上的正投影，与阵列结构在衬底表面上的正投影不重合。
7.在一些实施例中，共用电极包括：第一部分和第二部分，第二部分位于第一部分的外围，第一部分在衬底表面上的正投影与阵列结构在衬底表面上的正投影重合，电极引线与第二部分电连接。
8.在一些实施例中，在垂直于衬底表面的方向上，电极引线的底部位于共用电极内。
9.在一些实施例中，在垂直于衬底表面的方向上，电极引线贯穿共用电极。
10.在一些实施例中，第二部分包括多个拐角区，每一拐角区的共用电极连接至少一个电极引线。
11.在一些实施例中，电极引线包括：延伸部，沿平行于衬底表面的方向延伸，延伸部的一端与共用电极的侧面电接触；主体部，沿垂直于衬底表面的方向延伸，主体部的一端与延伸部的另一端电接触。
12.在一些实施例中，共用电极具有多个侧面，且每一侧面均与至少一个电极引线电接触。
13.在一些实施例中，每一侧面与多个电极引线电接触，且与同一侧面电接触的多个
电极引线中，不同的电极引线的延伸部在衬底表面上的正投影相互重合，不同的电极引线的主体部在衬底表面上的正投影相互错开。
14.在一些实施例中，每一侧面与多个电极引线电接触，且与同一侧面电接触的多个电极引线中，不同的电极引线的延伸部在衬底表面上的正投影相互错开，不同的电极引线的主体部在衬底表面上的正投影相互错开。
15.在一些实施例中，半导体结构还包括：字线引线和位线引线；每一延伸部对应与多个主体部电接触，与同一延伸部电接触的不同主体部之间的间距为第一间距，第一间距大于相邻的位线引线之间的间距或者相邻的字线引线之间的间距。
16.在一些实施例中，半导体结构包括：沿垂直衬底表面方向堆叠的多个阵列单元，每个阵列单元包括依次堆叠的第一晶体管阵列、第一电容、第二电容以及第二晶体管阵列，多个阵列单元之间共用引线结构。
17.在一些实施例中，半导体结构包括第一阵列单元和第二阵列单元，第二阵列单元位于第一阵列单元上方，电极引线贯穿第二阵列单元的共用电极，且电极引线的底部位于第一阵列单元的共用电极内。
18.在一些实施例中，半导体结构包括第一阵列单元和第二阵列单元，第二阵列单元位于第一阵列单元上方，第一阵列单元的侧面电连接第一电极引线，第一电极引线包括电连接的第一延伸部和第一主体部，第二阵列单元的侧面电连接第二电极引线，第二电极引线包括电连接的第二延伸部和第二主体部，第一延伸部电连接第一阵列单元的侧面，第二延伸部电连接第二阵列单元的侧面，第一主体部电连接第二主体部。
19.在一些实施例中，第一阵列单元包括第一晶体管阵列和第二晶体管阵列，第二阵列单元包括第三晶体管阵列和第四晶体管阵列，第二晶体管阵列与第三晶体管阵列之间设有共用的位线结构。
20.在一些实施例中，第二晶体管阵列在衬底表面上的正投影，与第三晶体管阵列在衬底表面上的正投影相互错开。
21.本公开实施例提供的技术方案至少具有以下优点：在第一晶体管阵列中，第一半导体柱的顶部与第一电极对应连接，在第二晶体管阵列中，第二半导体柱底部与第二电极对应连接，通过将第一晶体管阵列与对应的第一电容以及第二晶体管阵列与第二电容层叠设置，可以提高晶体管结构与对应电容结构的空间利用率，增加半导体结构的集成密度；其中，第一电容和第二电容之间设有共用电极，即第一电容与第二电容共用上极板，可以提高半导体结构中电容上极板的利用率，且可以减少半导体结构中的电容制作工艺，提高半导体结构的制作效率；引线结构中的电极引线与共用电容电接触，且电极引线在衬底表面上的正投影，与阵列结构在衬底表面上的正投影不重合，从而使堆叠的阵列结构和存储结构中共用电极通过电极引线与外部器件连接，降低了堆叠结构中电容的电极引线难度。
附图说明
22.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术
人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
23.图1至图7为本公开一实施例提供的多种半导体结构示意图。
具体实施方式
24.由背景技术可知，如何提高半导体结构的集成密度，同时获得较大的电荷存储能力，并降低电容引线的难度，成为本领域技术人员亟待解决的一个重要技术问题。
25.分析发现，dram存储单元由一个存储晶体管与一个电容串联组成，为了提高单元性能并缩小单元面积，需要在单位面积上制备大电容值的电容器，但通常电容需要占用较大的空间，以具有较好的存储电荷效能。通常为保证电容的储存能力，需要在与基底垂直方向上延长电极，例如设置柱状结构的下电极，在单位面积的基底上，晶体管结构的尺寸缩小可以提高半导体结构集成密度，但是晶体管结构的尺寸越小，相应的制作难度更高，对应的电容结构工艺难度更高，且在堆叠设置的半导体结构中电极引线难度相应增加。
26.本公开实施例提供一种半导体结构，以提高半导体结构的集成密度，降低电容引线的难度。
27.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
28.图1至图7为本公开一实施例提供的多种半导体结构示意图，其中，图2和图3为半导体结构的俯视图，图4和图5为共用电极与电极引线的位置关系结构示意图，以下将结合附图对本实施例提供的半导体结构进行详细说明，具体如下：
29.参考图1，半导体结构包括：衬底101；阵列结构，位于衬底101上；阵列结构包括第一晶体管阵列100和第二晶体管阵列200，第一晶体管阵列100包括多个第一半导体柱203，第二晶体管阵列200包括多个第二半导体柱303；存储结构，位于第一晶体管阵列100与第二晶体管阵列200之间；存储结构包括多个第一电容110和多个第二电容120，第一电容110包括与第一半导体柱203顶面电接触的第一电极211，第二电容120包括与第二半导体柱303底面电接触的第二电极221，第一电容110和第二电容120之间设有共用电极213；引线结构，引线结构包括至少一个电极引线102，电极引线102与共用电极213电接触，且电极引线102在衬底101表面上的正投影，与阵列结构在衬底101表面上的正投影不重合。
30.在第一晶体管阵列100中，第一半导体柱203的顶部与第一电极211对应连接，在第二晶体管阵列200中，第二半导体柱303底部与第二电极221对应连接，通过将第一晶体管阵列100与对应的第一电容110以及第二晶体管阵列200与第二电容120层叠设置，可以提高晶体管结构与对应电容结构的空间利用率，增加半导体结构的集成密度；其中，第一电容110和第二电容120之间设有共用电极213，即第一电容110与第二电容120共用电容上极板，可以提高半导体结构中电容上极板的利用率，且可以减少半导体结构中的电容制作工艺，提高半导体结构的制作效率；引线结构中的电极引线102与共用电极213电接触，且电极引线102在衬底101表面上的正投影，与阵列结构在衬底101表面上的正投影不重合，从而使堆叠的阵列结构和存储结构中共用电极213通过电极引线102与外部器件连接，降低了堆叠结构中电容的电极引线难度。
31.对于衬底，形成衬底的材料可以为元素半导体材料或者晶态无机化合物半导体材料。元素半导体材料可以硅或者锗；晶态无机化合物半导体材料可以为碳化硅、锗化硅、砷化镓或者镓化铟等。
32.对于阵列结构，阵列结构包括第一晶体管阵列100和第二晶体管阵列200。
33.对于第一晶体管阵列100，第一晶体管阵列100包括多个第一半导体柱203，第一半导体柱203沿第三方向z延伸，且还包括多条沿第一方向x延伸的第一位线201以及多条沿第二方向y延伸的第一字线202，第一半导体柱203的底部与第一位线201连接，沿第一方向x上多个第一半导体柱203的底部连接同一第一位线201，第一字线202环绕第一半导体柱203，沿第二方向y上同一第一字线202环绕多个第一半导体柱203，相邻晶体管结构之间设置有隔离层204。
34.对于第二晶体管阵列200，第二晶体管阵列200包括多个第二半导体柱303，第二半导体柱303沿第三方向z延伸，且还包括多条沿第一方向x延伸的第二位线301以及多条沿第二方向y延伸的第二字线302，第二半导体柱303的顶部与第二位线301连接，沿第一方向x上多个第二半导体柱303的底部连接同一第二位线301，第二字线302环绕第二半导体柱303，沿第二方向y上同一第二字线302环绕多个第二半导体柱303，相邻晶体管结构之间设置有隔离层304。
35.需要说明的是，在本实施例中，第一方向x与第二方向y的夹角为90
°
，且第一方向x与第二方向y所在的平面与衬底101的表面平行，第三方向z与衬底101的表面垂直，即第一方向x和第二方向y所在的平面与第三方向z的夹角为90
°
；在其他实施例中，第一方向与第二方向的夹角可以为30
°
、45
°
或者60
°
，且第一方向与第二方向所在的平面与衬底的表面之间的夹角可以为30
°
、45
°
或者60
°
，其中，第三方向与衬底表面的夹角可以为30
°
、45
°
或者60
°
，第一方向和第二方向所在的平面与第三方向的夹角可以为30
°
、45
°
或者60
°
，本实施例并不构成对第一方向、第二方向和第三方向之间的夹角的限定。
36.对于第一半导体柱203和第二半导体柱303，第一半导体柱203和第二半导体柱303的材料均包括igzo(铟镓锌氧化物，indium gallium zinc oxide)、iwo(掺钨氧化铟，indium tungsten oxide)或者ito(氧化铟锡，indium tin oxide)的至少一种。
37.对于第一位线201和第二位线301，第一位线201和第二位线301的材料均包括金属硅化物、氮化钛或者钨中的至少一种。在一些实施例中，形成第一位线的材料可以为单金属、金属化合物或者合金。其中，单金属可以为钛、铝、钨、金或者银等；金属化合物可以为氮化钽或者氮化钛；合金可以为钛、铝、钨、金或者银中至少2者构成的合金材料。
38.对于第一字线202和第二字线302，第一字线202和第二字线302的材料均包括多晶硅、氮化钛、铝化钛、氮化钽、钽、钛、铝、镧、铂或者钨中的至少一种。
39.在本实施例中，第一晶体管阵列与第二晶体管阵列正对设置，第一半导体柱与第二半导体柱正对设置；在其他实施例中，第一晶体管阵列与第二晶体管阵列可以错位设置，第一半导体柱与第二半导体柱可以错位设置。在本实施例中，第一字线与第二字线的延伸方向相同，第一位线与第二位线的延伸方向相同；在其他实施例中，第一字线与第二字线的延伸方向可以不同，第一位线与第二位线的延伸方向可以不同。
40.对于存储结构，存储结构包括多个第一电容110和多个第二电容120。
41.对于第一电容110，第一电容110包括：第一电极211、第一介质层212和共用电极
213。在本实施例中，第一电极211为柱状电极，底部与第一半导体柱203对应连接；第一介质层212覆盖第一电极211的顶部和侧壁；共用电极213覆盖并填充第一介质层212之间的间隙。在其他实施例中，第一电极可以是空心筒状电极，底部与第一半导体柱对应连接；第一介质层覆盖第一电极的顶部、内侧壁以及外侧壁；共用电极覆盖并填充第一介质层之间的间隙。
42.对于第一电极，第一电极的材料包括镍化铂、钛、钽、钴、多晶硅、钨、氮化钽、氮化钛或者钌中的至少一种。
43.对于共用电极，共用电极的材料包括镍化铂、钛、钽、钴、多晶硅、钨、氮化钽、氮化钛或者钌中的至少一种。
44.在一些实施例中，第一电极的材料与共用电极的材料相同；在另一些实施例中，第一电极的材料与共用电极的材料可以不同。
45.对于第一介质层，第一介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
46.对于第二电容120，第二电容120与第一电容110之间具有共用电极213，第二电容120还包括：第二介质层222和第二电极221。在本实施例中，第二电极221为柱状电极，第二介质层覆盖第二电极221的底部与侧壁，且第二电极位于共用电极213内。在其他实施例中，第二电极可以是空心筒状电极，第二介质层覆盖第二电极的底部、内侧壁以及外侧壁，且第二电极位于共用电极内。
47.对于第二电极，第二电极的材料包括镍化铂、钛、钽、钴、多晶硅、钨、氮化钽、氮化钛或者钌中的至少一种。
48.在一些实施例中，第二电极的材料与共用电极的材料相同；在另一些实施例中，第二电极的材料与共用电极的材料可以不同。
49.对于第二介质层，第二介质层的材料包括氧化硅、氧化钽、氧化铪、氧化锆、氧化铌、氧化钛、氧化钡、氧化锶、氧化钇、氧化镧、氧化镨或者钛酸锶钡等高介电常数材料。
50.需要注意的是，在本实施例中，第一电极与第二电极正对设置，相应的第一电容与第二电容正对设置；在其他实施例中，第一电极与第二电极可以错位设置，相应的第一电容与第二电容可以错位设置。
51.在另一些实施例中，第一电极可以是柱状电极或者空心筒状电极的一种，第二电极可以是柱状电极或者空心状电极的另一种，柱状电极位于空心筒状电极内，共用电极位于第一电极与第二电极之间的区域，还可以位于第一电极侧面以及第二电极的侧面。通过将柱状电极设置于空心筒状电极内，可以使第一电容与第二电容共用同一共用电极的情况下，进一步减少电容结构占用的空间体积，从而提高半导体结构的空间利用率，提高半导体结构的集成密度。
52.对于引线结构，引线结构包括至少一个电极引线102，电极引线102与共用电极213电接触，且电极引线102在衬底101表面上的正投影，与阵列结构在衬底101表面上的正投影不重合。
53.对于电极引线102，在本实施例中，电极引线102的材料与共用电极213的材料相同；在其他实施例中，电极引线的材料与共用电极的材料可以不同。可以理解的是，电极引线的材料与共用电极的材料相同可以降低接触电阻。
54.在一些实施例中，共用电极213包括：第一部分313和第二部分323，第二部分323位于第一部分313的外围，第一部分313在衬底101表面上的正投影与阵列结构在衬底表面上的正投影重合，电极引线102与第二部分323电连接。电极引线与第二部分电连接，可以避免电极引线与阵列结构或者存储结构中的器件结构产生干扰，从而提高半导体结构的稳定性。
55.在一些实施例中，在垂直于衬底101表面的方向上，电极引线102的底部位于共用电极213内；在另一些实施例中，在垂直于衬底表面的方向上，电极引线贯穿共用电极。可以理解的是，当电极引线的底部位于共用电极内时，共用电极即可以与电极引线进行电连接，从而可以降低电极引线的制作难度；当电极引线贯穿共用电极时，可以在共用电极的高度较高的情况下，增加电极引线与共用电极的接触面积，提高电极引线的传输能力。
56.参考图2，进一步地，在一些实施例中，第二部分323可以包括多个拐角区333，每一拐角区333的共用电极213连接至少一个电极引线102。可以理解的是，在第二部分的多个拐角区内均设置电极引线，可以将多个电极引线并联，从而降低电极引线的电阻，提高电极引线的传输效率。
57.返回参考图1，在一些实施例中，电极引线102包括：延伸部103，沿平行于衬底101表面的方向延伸，延伸部103的一端与共用电极213的侧面电接触；主体部104，沿垂直于衬底101表面的方向延伸，主体部104的一端与延伸部103的另一端电接触。通过延伸部可以将电极引线与共用电极的侧面电接触，且延伸部沿远离共用电极侧面的方向延伸，延伸部的另一端主体部的一端电接触，主体部的另一端沿垂直于衬底表面的方向延伸，从而可以通过延伸部使电极引线与共用电极之间的距离增加，避免电极引线对存储结构或者阵列结构产生影响。
58.需要说明的是，在本实施例提供的附图中，主体部104沿远离衬底101表面的方向延伸；在其他实施例中，主体部还可以沿指向衬底表面的方向延伸。
59.参考图3，进一步地，在一些实施例中，共用电极213具有多个侧面，且每一侧面均与至少一个电极引线102电接触。可以理解的是，通过共用电极的多个侧面分别连接电极引线，可以将电极引线并联从而降低电阻，提高电极引线的传输效率。
60.在一些实施例中，半导体结构还包括：字线引线105和位线引线106；每一延伸部103对应与多个主体部104电接触，与同一延伸部103电接触的不同主体部104之间的间距为第一间距，第一间距大于相邻的位线引线106之间的间距或者相邻的字线引线105之间的间距。设置第一间距大于相邻位线引线106之间的间距或者相邻字线引线105之间的间距，可以降低同一延伸部103与多个主体部104电接触的工艺难度，且与同一延伸部103连接的多个主体部104之间间距增加可以避免主体部104之间相互干扰。
61.对于字线引线105，在沿第一方向x上，字线引线105交错设置于第一字线的两端，且还交错设置于第二字线的两端，字线引线105的一端与第一字线电接触或者与第二字线电接触，另一端沿第三方向z延伸。如此，相对于字线引线105设置于多条相邻第一字线的同一端的方案，交错设置可避免相邻字线引线105之间信号干扰，以及提高字线引线105制作时的工艺允许误差。
62.对于位线引线106，在沿第二方向y上，位线引线106交错设置于第一位线的两端，且还交错设置于第二位线的两端，位线引线106的一端与第一位线电接触或者与第二位线
电接触，另一端沿第三方向z延伸。如此，相对于位线引线106设置于多条相邻第一位线的同一端的方案，交错设置可避免相邻位线引线106之间信号干扰，以及提高位线引线106制作时的工艺允许误差。
63.参考图4，在一些实施例中，共用电极213的每一侧面与多个电极引线102电接触，且与同一侧面电接触的多个电极引线102中，不同的电极引线102的延伸部103在衬底101表面上的正投影相互重合，不同的电极引线102的主体部104在衬底101表面上的正投影相互错开。
64.参考图5，在一些实施例中，共用电极213的每一侧面与多个电极引线102电接触，且与同一侧面电接触的多个电极引线102中，不同的电极引线102的延伸部103在衬底101表面上的正投影相互错开，不同的电极引线102的主体部104在衬底101表面上的正投影相互错开。
65.可以理解的是，共用电极213的每一侧面与多个电极引线102电接触的情况下，不同的电极引线可以结合实际情况进行排布，以避免不同的电极引线之间相互干扰，或者电极引线对半导体结构中的其他器件造成干扰。
66.需要说明的是，上述实施例中提供的电极引线的设置方案，可以在不冲突的情况下任意组合，以实现新的实施例的方案；本实施例提供的电极引线的多中设置方案并不构成对电极引线设置方案的限定。
67.在一些实施例中，半导体结构包括：沿垂直衬底表面方向堆叠的多个阵列单元，每个阵列单元包括依次堆叠的第一晶体管阵列、第一电容、第二电容以及第二晶体管阵列，多个阵列单元之间共用引线结构。
68.具体地，参考图6，在一些实施例中，半导体结构包括第一阵列单元10和第二阵列单元11，第二阵列单元11位于第一阵列单元10上方，第一阵列单元10和第二阵列单元11之间共用位线305；电极引线102贯穿第二阵列单元11的共用电极413，且电极引线102的底部位于第一阵列单元10的共用电极213内。
69.具体地，参考图7，在一些实施例中，半导体结构包括第一阵列单元10和第二阵列单元11，第二阵列单元11位于第一阵列单元10上方，第一阵列单元10的侧面电连接第一电极引线107，第一电极引线107包括电连接的第一延伸部117和第一主体部127，第二阵列单元11的侧面电连接第二电极引线108，第二电极引线108包括电连接的第二延伸部118和第二主体部128，第一延伸部117电连接第一阵列单元10的侧面，第二延伸部118电连接第二阵列单元11的侧面，第一主体部127电连接第二主体部128。
70.通过将第一阵列单元的共用电极与第二阵列单元的共用电极共同连接同一电极引线，可以减少多个阵列单元堆叠的情况下，电极引线的控制端，从而提高电极引线的使用效率。
71.在本实施例中，第一阵列单元与第二阵列单元的结构相同；在其他实施例中，第一阵列单元与第二阵列单元的结构可以不同。
72.在一些实施例中，第一阵列单元包括第一晶体管阵列和第二晶体管阵列，第二阵列单元包括第三晶体管阵列和第四晶体管阵列，第二晶体管阵列与第三晶体管阵列之间设有共用的位线结构。通过将第二晶体管阵列与第三晶体管阵列之间设置共用的位线结构，可以提高位线结构的控制能力，且减少位线结构的制作工艺，提高半导体结构的制作效率。
73.在一些实施例中，第二晶体管阵列在衬底表面上的正投影，与第三晶体管阵列在衬底表面上的正投影重合；在另一些实施例中，第二晶体管阵列在衬底表面上的正投影，与第三晶体管阵列在衬底表面上的正投影相互错开。
74.本公开实施例提供的半导体结构，在第一晶体管阵列中，第一半导体柱的顶部与第一电极对应连接，在第二晶体管阵列中，第二半导体柱底部与第二电极对应连接，通过将第一晶体管阵列与对应的第一电容以及第二晶体管阵列与第二电容层叠设置，可以提高晶体管结构与对应电容结构的空间利用率，增加半导体结构的集成密度；其中，第一电容和第二电容之间设有共用电极，即第一电容与第二电容共用上极板，可以提高半导体结构中电容上极板的利用率，且可以减少半导体结构中的电容制作工艺，提高半导体结构的制作效率；引线结构中的电极引线与共用电容电接触，且电极引线在衬底表面上的正投影，与阵列结构在衬底表面上的正投影不重合，从而使堆叠的阵列结构和存储结构中共用电极通过电极引线与外部器件连接，降低了堆叠结构中电容的电极引线难度。
75.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。