半导体器件及其形成方法与流程

1.本发明的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体集成电路(ic)行业经历了指数级增长。ic材料和设计方面的技术进步产生了多代ic，其中，每一代都具有比上一代更小和更复杂的电路。在ic发展过程中，功能密度(即，每个芯片面积的互连器件的数量)普遍增加，而几何尺寸(即，可以使用制造工艺创建的最小组件(或线))减少。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了制造和处理ic的复杂性。
3.例如，当器件尺寸继续减小时，在源极/漏极(s/d)金属接触件之间形成隔离部件变得更具有挑战性。特别是，s/d金属接触件之间的有限间距增加了在图案化接触沟槽期间硬掩模剥离的风险，并且降低了器件与时间相关电介质击穿(tddb)性能。虽然解决这些挑战的方法总体上已经是适当的，但它们并非在所有方面都是完全令人满意。除了别的以外，本发明的目的是寻求提供在形成金属接触件隔离部件中的进一步改进。


技术实现要素：

4.本发明的实施例提供了一种半导体器件，半导体器件包括：鳍，从衬底突出；第一栅极结构和第二栅极结构，位于鳍上方；介电切割图案，夹在第一栅极结构和第二栅极结构之间，其中，介电切割图案与鳍间隔开，并且其中，介电切割图案距衬底比第一栅极结构的第一栅电极和第二栅极结构的第二栅电极延伸地更远；衬垫层，在俯视图中围绕介电切割图案；以及导电部件，夹在第一栅极结构和第二栅极结构之间，其中，导电部件由介电切割图案划分为第一段和第二段，并且其中，导电部件的第一段位于鳍的源极/漏极区域之上。
5.本发明的另一实施例提供了一种半导体器件，半导体器件包括金属栅极，位于半导体器件的沟道区域上方；栅极间隔件，位于金属栅极的侧壁上；第一衬垫层，位于栅极间隔件的侧壁上；介电部件，在俯视图中由第一衬垫层围绕，其中，介电部件的顶表面位于金属栅极的栅电极之上；以及导电部件，由介电部件划分为位于半导体器件的第一源极/漏极区域上方的第一段和位于半导体器件的第二源极/漏极区域上方的第二段。
6.本发明的又一实施例提供了一种形成半导体器件的方法，该方法包括：形成从衬底突出的鳍；在鳍上方形成第一伪栅极和第二伪栅极；在第一伪栅极和第二伪栅极上方沉积层间介电(ild)层；分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极；图案化层间介电层，从而在第一伪栅极和第二伪栅极之间形成开口；在开口中沉积第一衬垫层；形成由第一衬垫层围绕的介电切割图案；去除层间介电层，从而形成接触沟槽；以及在接触沟槽中沉积导电材料，从而形成夹在第一金属栅极和第二金属栅极之间的接触件，其中，接触件由介电切割图案划分为第一段和第二段。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1示出了根据一些实施例的鳍式场效应晶体管(finfet)的立体图。
9.图2-图7、图8a-图8c、图9、图10a-图10c、图11a-图11c、图12a-图12c、图13a-图13c、图14a-图14c、图15a-图15c、图16a-图16c、图17a-图17c、图18a-图18c、图19a-图19c、图20a-图20c、图21a-图21c、图22a-图22c和图23a-图23c示出了根据一些实施例的finfet器件在各个制造阶段处的各个视图(比如，平面图和截面图)。
10.图24、图25、图26、图27、图28和图29示出了根据一些可选实施例的在finfet器件的制造中的中间阶段的截面图。
11.图30示出了根据一些实施例的制造半导体器件的方法的流程图。
具体实施方式
12.以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。这种重复是为了简单和清晰的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
13.而且，为了便于描述，在此可以使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。再者，当用“约”、“近似”等描述数值或数值范围时，除非另有规定，否则该术语旨在包括所描述数值
±
10％之内的数值。例如，术语“约5nm”包括从4.5nm至5.5nm的尺寸范围。
14.本发明通常涉及半导体器件及其制造，并且更具体地涉及制造场效应晶体管(fet)，诸如鳍式fet(finfets)、纳米结构晶体管(比如，全环栅fet(gaa fets)、纳米片晶体管、纳米线晶体管、多桥沟道fet、纳米带晶体管)，和/或其他fet的方法。本文所讨论的一些实施例在使用后栅工艺形成的finfet的上下文中讨论。在其他实施例中，可以使用先栅极工艺。另外，一些实施例考虑在多栅极器件(诸如纳米结构晶体管)或平面器件(诸如平面fet)的其他类型中应用的方面。
15.在半导体制造中，在外延s/d部件上方形成接触沟槽(也称为接触孔洞或接触开口)之后，在外延s/d部件的顶表面上方形成源极/漏极(s/d)金属接触件(以下称为s/d接触件)。在s/d接触件之间形成作为接触件端部切割件的隔离部件(也称为接触隔离件或介电切割图案)，以隔离相邻的s/d接触件。然而，随着技术节点的发展，相邻的外延s/d部件之间的间距减小，以及相应地相邻的s/d接触件之间的间距减小，限制了形成s/d接触件和接触
隔离件的工艺窗口。例如，在光刻工艺期间，由于尺寸较小，位于接触隔离件上面的用于形成接触沟槽的图案化的硬掩模可能会被剥离。进一步地，使用传统氧化物材料填充s/d接触件之间的有限间距的接触隔离件可能不足以满足器件与时间相关电介质击穿(tddb)性能的需要。本发明的实施例示出了形成沿着鳍的纵向在相邻的栅极结构之间堆叠的，并且以自对准方式沿着栅极结构的纵向分离相邻的s/d接触件的接触隔离件。这种接触隔离件的形成为器件加工集成度和器件性能提供了改善。
16.图1示出了立体图中的finfet 30的实例。finfet 30包括具有鳍64的衬底50。衬底50具有形成于其上的隔离区域62以及在相邻的隔离区域62之上突出并且位于相邻的隔离区域62之间的鳍64。栅极电介质66沿着鳍64的侧壁并且位于鳍64的顶表面上方，以及栅电极68位于栅极电介质66上方。s/d区域80位于栅极电介质66和栅电极68的相对侧的鳍中。图1进一步示出了在后面的图中使用的参考截面。截面b-b沿着finfet 30的栅电极68的纵轴延伸。截面a-a垂直于截面b-b，并且沿着鳍64的纵轴以及在例如s/d区域80之间的电流方向上。截面c-c平行于截面a-a并且位于鳍64外部。截面d-d平行于截面b-b并且位于栅电极68外部，比如穿过源极/漏极区域80。截面a-a、截面b-b、截面c-c和截面d-d也示出在图9的平面图中。为清楚起见，后续图参考了这些参考截面。
17.图2-图7、图8a-图8c、图9、图10a-图10c、图11a-图11c、图12a-图12c、图13a-图13c、图14a-图14c、图15a-图15c、图16a-图16c、图17a-图17c、图18a-图18c、图19a-图19c、图20a-图20c、图21a-图21c、图22a-图22c和图23a-图23c示出了根据实施例的finfet器件100在各个制造阶段处的各个视图(比如，平面图和截面图)。除了多个鳍以及多个栅极结构以外，finfet器件100与图1中的finfet 30类似。图2-图5示出了finfet器件100沿着截面b-b的截面图，以及图6和图7示出了finfet器件100沿着截面a-a的截面图。图8a、图8b和图8c分别示出了finfet器件100沿着截面a-a、截面b-b和截面c-c的截面图。图9是finfet器件100的平面图。图10a-图23c示出了finfet器件100在各个制造阶段处沿着不同截面的截面图，其中，带有相同标号(比如，10a、10b和10c)的图示出了finfet器件100在相同的处理阶段处的截面图。特别的，图10a、图11a、图12a、图13a、图14a、图15a、图16a、图17a、图18a、图19a、图20a、图21a、图22a和图23a示出了finfet器件100的俯视图，图10b、图11b、图12b、图13b、图14b、图15b、图16b、图17b、图18b、图19b、图20b、图21b、图22b和图23b示出了finfet器件100沿着相应俯视图的截面c-c的截面图，以及图10c、图11c、图12c、图13c、图14c、图15c、图16c、图17c、图18c、图19c、图20c、图21c、图22c和图23c示出了finfet器件100沿着相应俯视图的截面d-d的截面图。注意，为了清楚起见，一些图可能仅示出finfet器件100的部分，并且图中未示出finfet器件100的所有部件。
18.图2示出了衬底50的截面图。衬底50可以是半导体衬底，诸如体半导体、绝缘体上半导体(soi)衬底等，衬底50可以是掺杂的(比如，使用p型或n型掺杂剂)或者未掺杂的。衬底50可以是晶圆，诸如硅晶圆。通常，soi衬底包括形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(box)层、氧化硅层等。在通常为硅衬底或玻璃衬底的衬底上提供绝缘体层。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括sige、gaasp、alinas、algaas、gainas、gainp和/或gainasp的合金半导体；或其组合。
19.参考图3，使用例如光刻和蚀刻技术来图案化图2中所示的衬底50。例如，在衬底50上方形成诸如焊盘氧化物层52和位于焊盘氧化物层52上面的焊盘氮化物层56的掩模层。例如，焊盘氧化物层52可以是包含使用热氧化工艺形成的氧化硅的薄膜。焊盘氧化物层52可以作为衬底50和位于衬底50上面的焊盘氮化物层56之间的粘附层，并且可以作为用于蚀刻焊盘氮化物层56的蚀刻停止层。在一些实施例中，焊盘氮化物层56由氮化硅、氮氧化硅、碳化硅、碳氮化硅等或其组合形成，并且可以使用作为示例的低压化学气相沉积(lpcvd)或等离子体增强化学气相沉积(pecvd)来形成焊盘氮化物层56。
20.可以使用光刻技术来图案化掩膜层。通常，光刻技术利用光刻胶材料，沉积、辐照(曝光)以及显影该光刻胶材料(未示出)以去除光刻胶材料的部分。剩余的光刻胶材料保护位于其下面的材料(诸如本示例中的掩模层)免受后续处理步骤(诸如蚀刻)的影响。在本示例中，光刻胶材料用于图案化焊盘氧化物层52和焊盘氮化物层56，以形成如图3中所示的图案化的掩模58。
21.随后使用图案化的掩模58来图案化衬底50的暴露部分以形成沟槽61，从而限定如图3中所示的位于相邻的沟槽61之间的半导体鳍64(也称为鳍64)。在一些实施例中，通过使用例如反应离子蚀刻(rie)、中性束蚀刻(nbe)等或其组合以在衬底50中蚀刻沟槽来形成半导体鳍64。蚀刻可以是各向异性的。在一些实施例中，沟槽61可以是相互平行的条(从顶部看)，并且相对于彼此紧密地间隔开。在一些实施例中，沟槽61可以是连续的并且围绕半导体鳍64。在形成半导体鳍64之后，可以通过蚀刻或任何合适的方法来去除图案化的掩模58。
22.图4示出了在相邻的半导体鳍64之间形成绝缘材料以形成隔离区域62。绝缘材料可以是氧化物，诸如氧化硅、氮化物等或其组合，并且可以通过高密度等离子体化学气相沉积(hdp-cvd)、可流动cvd(fcvd)(比如，在远程等离子体系统中沉积基于cvd的材料以及进行后固化以使其转换为另一种材料，诸如氧化物)等或其组合来形成绝缘材料。可以使用其他绝缘材料和/或其他形成工艺。在所示实施例中，绝缘材料为通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。诸如化学机械抛光(cmp)的平坦化工艺可以去除任何多余的绝缘材料(以及图案化的掩模58，如果存在的话)，并且形成隔离区域62的顶表面和半导体鳍64的顶表面，隔离区域62的顶表面和半导体鳍64的顶表面共面。
23.在一些实施例中，隔离区域62包括位于隔离区域62与衬底50之间的界面处以及隔离区域62与半导体鳍64之间的界面处的衬垫，比如衬垫氧化物(未示出)。在一些实施例中，形成衬垫氧化物以减少这种界面处的晶体缺陷。衬垫氧化物(比如，氧化硅)可以是通过热氧化衬底50和半导体鳍64的表面层形成的热氧化物，然而也可以使用其他合适的方法来形成衬垫氧化物。
24.接下来，使隔离区域62凹进以形成浅沟槽隔离(sti)区域(也称为sti部件)。使隔离区域62凹进，从而使得半导体鳍64的上部部分在隔离区域62的上表面之上突出。隔离区域62的顶表面可以具有平表面(如图所示)、凸表面、凹表面(诸如碟状)或其组合。可以通过适当的蚀刻将隔离区域62的顶表面形成为平表面、凸表面和/或凹表面。可以使用可接受的蚀刻工艺(诸如对隔离区域62的材料具有选择性的蚀刻工艺)使隔离区域62凹进。例如，可以使用使用稀氢氟酸(dhf)的化学氧化物去除。
25.图2至图4示出了形成鳍64的实施例，但是可以在各个不同工艺中形成鳍。在一个示例中，可以在衬底的顶表面上方形成介电层；可以蚀刻穿过介电层的沟槽；可以在沟槽中
外延生长同质外延结构；以及可以使介电层凹进，从而使得同质外延结构从介电层突出以形成鳍。在另一示例中，可以将异质外延结构用于鳍。例如，可以使半导体鳍凹进，并且可以在半导体鳍的位置中外延生长与半导体鳍不同的材料。在更进一步的示例中，可以在衬底的顶表面上方形成介电层；可以蚀刻穿过介电层的沟槽；可以使用不同于衬底的材料在沟槽中外延生长异质外延结构；以及可以使介电层凹进，从而使得异质外延结构从介电层突出以形成鳍。在外延生长同质外延或异质外延结构一些实施例中，可以在生长期间原位掺杂生长的材料，这可以避免先前和后续的注入，然而可以一起使用原位和注入掺杂。更进一步的，在nmos区域中外延生长与pmos区域中的材料不同的材料可以是有利的。在各个实施例中，鳍可以包括硅锗(si
x
ge
1-x
，其中x可以在约0和1之间)、碳化硅、纯锗或基本纯锗、iii-v族化合物半导体、ii-vi族化合物半导体等。例如，用于形成iii-v族化合物半导体的可用材料包括但不限于inas、alas、gaas、inp、gan、ingaas、inalas、gasb、alsb、alp、gap等。
26.图5示出了位于半导体鳍64上方的伪栅极结构75的形成。在一些实施例中，伪栅极结构75包括栅极电介质66和栅电极68。图5进一步示出了位于伪栅极结构75上方的掩模70。可以通过图案化掩模层、栅电极层和栅极介电层来形成伪栅极结构75。为了形成伪栅极结构75，在半导体鳍64和隔离区域62上形成栅极介电层。栅极介电层可以是例如氧化硅、氮化硅、其多层等，并且可以根据可接受的技术来沉积或热生长栅极介电层。栅极介电层的形成方法可以包括分子束沉积(mbd)、原子层沉积(ald)、等离子体增强cvd(pecvd)等。
27.在栅极介电层上方形成栅电极层，并且在栅电极层上方形成掩膜层。可以在栅极介电层上方沉积栅电极层，并且然后诸如通过cmp工艺平坦化栅电极层。可以在栅电极层上方沉积掩模层。栅电极层可以由例如多晶硅形成，然而也可以使用其他材料。掩模层可以由例如氮化硅等形成。
28.在形成栅极介电层、栅电极层和掩模层之后，可以使用可接受的光刻和蚀刻技术来图案化掩模层以形成掩模70。然后，可以通过合适的蚀刻技术将掩模70的图案转移到栅电极层和栅极介电层，以分别形成栅电极68和栅极电介质66。栅电极68和栅极电介质66覆盖半导体鳍64的相应的沟道区域。栅电极68还可以具有基本上垂直于相应的半导体鳍64的纵向的纵向。尽管在图5的截面图中示出了一个伪栅极结构75，但可以在半导体鳍64上方形成多个一个伪栅极结构75。例如，图9中的平面图示出了位于半导体鳍64上方的多个金属栅极97(其在后续处理中替换伪栅极结构)。
29.图6-图8a示出了finfet器件100的进一步处理的沿截面a-a(沿鳍的纵轴)的截面图。如图6所示，在形成伪栅极结构75之后，在栅极结构上形成栅极间隔件87。栅极间隔件87形成在栅电极68的相对侧壁上和栅极电介质66的相对侧壁上。栅极间隔件87可以由氮化物(诸如氮化硅、氮氧化硅、碳氮化硅等或其组合)形成，并且可以使用比如，热氧化、cvd或其他合适的沉积工艺来形成栅极间隔件87。栅极间隔件87还可以延伸到半导体鳍64的上表面和隔离区域62的上表面上方。如图6所示的栅极间隔件87的形状和形成方法仅仅是非限制性示例，并且其他形状和形成方法也是可行的。例如，栅极间隔件87可以包括第一栅极间隔件(未示出)和第二栅极间隔件(未示出)。第一栅极间隔件可以形成在伪栅极结构75的相对侧壁上。第二栅极间隔件可以形成在第一栅极间隔件上，第一栅极间隔件设置在相应的伪栅极结构75和相应的第二栅极间隔件之间。在截面图中第一栅极间隔件可以具有l形。作为另一示例，可以在形成外延s/d区域80(参见图7)之后形成栅极间隔件87。在一些实施例中，
在图7中所示的外延s/d区域80的外延工艺之前，在第一栅极间隔件(未示出)上形成伪栅极间隔件，并且在形成外延s/d区域80之后，去除伪栅极间隔件并将伪栅极间隔件替换为第二栅极间隔件。所有这些实施例完全旨在包括在本发明的范围内。
30.接下来，如图7所示，形成s/d区域80。通过蚀刻鳍64以形成凹槽并且使用诸如金属有机cvd(mocvd)、分子束外延(mbe)、液相外延(lpe)、气相外延(vpe)、选择性外延生长(seg)等或其组合的合适方法在凹槽中外延生长半导体材料来形成s/d区域80(也称为s/d部件)。外延s/d区域80可以具有从鳍64的相应表面升起(比如，在鳍64的非凹进部分之上升起)的表面，并且可以具有小平面。相邻的鳍64的s/d区域80可以合并以形成连续的外延源极/漏极区域80。在一些实施例中，相邻的鳍64的s/d区域80不合并在一起，并且保持分离的s/d区域80。在所得finfet是n型finfet的一些示例性实施例中，s/d区域80包括碳化硅(sic)、硅磷(sip)、磷掺杂的碳化硅(sicp)等。在所得finfet是p型finfet的可选的示例性实施例中，s/d区域80包括sige和诸如硼或铟的p型杂质。
31.可以对外延s/d区域80注入掺杂剂以形成s/d区域80，之后执行退火工艺。注入工艺可以包括形成并且图案化掩模(诸如光刻胶)以覆盖finfet的被保护免受注入工艺影响的区域。s/d区域80可具有杂质(比如，掺杂剂)，杂质的浓度在从约1e19cm-3
至约1e21cm-3
的范围内。在一些实施例中，可以在生长期间原位掺杂外延源极/漏极区域。
32.接下来，如图8a所示，在图7所示的结构上方形成第一层间电介质(ild)90，并执行后栅工艺(有时称为替换栅极工艺)。在后栅工艺中，栅电极68和栅极电介质66(参见图7)被视为伪结构，并且被去除以及被替换为有源栅电极和有源栅极电介质。有源栅电极和有源栅极电介质可以统称为替换栅极或金属栅极。
33.在一些实施例中，第一ild 90由诸如氧化硅(sio)、磷硅酸盐玻璃(psg)、硼硅酸盐玻璃(bsg)、硼掺杂的磷硅酸盐玻璃(bpsg)、未掺杂的硅酸盐玻璃(usg)等介电材料形成，并且可以通过任何合适的方法(诸如cvd、pecvd或fcvd)来沉积第一ild 90。可以执行平坦化工艺，诸如cmp工艺，以去除掩模70并平坦化第一ild 90的顶表面，从而使得在cmp工艺之后，第一ild 90的顶表面与栅电极68(参见图7)的顶表面齐平。因此，在一些实施例中，在cmp工艺之后，栅电极68的顶表面暴露。
34.根据一些实施例，在蚀刻步骤中去除栅电极68和位于栅电极68正下方的栅极电介质66，以使得形成凹槽(未示出)。每个凹槽暴露相应鳍64的沟道区域。每个沟道区域可以设置在邻近的外延s/d区域80对之间。在伪栅极去除期间，当蚀刻伪栅电极68时，伪栅极电介质66可以用作蚀刻停止层。然后，可以在去除伪栅电极68之后去除伪栅极电介质66。
35.接下来，通过在每个凹槽中依次形成栅极介电层96、功函金属(wfm)层94和栅电极98来在凹槽中形成金属栅极97。如图8a所示，在凹槽中共形地沉积栅极介电层96。在栅极介电层96上方共形地形成wfm层94，并且栅电极98填充凹槽。尽管未示出，比如，可以在wfm层94和栅电极98之间形成阻挡层。
36.根据一些实施例，栅极介电层96包括氧化硅、氮化硅或其多层。在其他实施例中，栅极介电层96包括高k介电材料，并且在这些实施例中，栅极介电层96可以具有大于约7.0的k值，并且可以包括hf、al、zr、la、mg、ba、ti、pb，及其组合的金属氧化物或硅酸盐。栅极介电层96的形成方法可以包括mbd、ald、pecvd等。
37.wfm层94可以共形地形成在栅极介电层96上方。wfm层94包括用于功函层的任何合
适材料。可以包括在wfm层94中的示例性p型功函金属包括tin、tan、ru、mo、al、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他合适的p型功函材料或其组合。可以包括在wfm层94中的示例性n型功函金属包括ti、ag、taal、taalc、tialn、tac、tacn、tasin、mn、zr、其他合适的n型功函材料或其组合。功函值与功函层的材料组分相关联，并且由此，选择第一功函层的材料以调节第一功函层的功函值，以使得在即将形成在相应区域中的器件中实现目标阈值电压v
t
。可以通过cvd、pvd、ald和/或其他合适工艺来沉积wfm层94。接下来，在wfm层94上方共形地形成阻挡层(未示出)。阻挡层可以包括导电材料，诸如氮化钛，然而也可以可选地利用其他材料，诸如氮化钽、钛、钽等。可以使用诸如pecvd的cvd工艺来形成阻挡层。然而，也可以可选地使用其他可选工艺，诸如溅射或mocvd、ald。
38.接下来，在阻挡层上方形成栅电极98。栅电极98可以由含金属材料制成，诸如cu、al、w等、其组合、或者其多层，并且可以通过比如电镀、化学镀、pvd、cvd或其他合适的方法来形成栅电极98。可以执行诸如cmp的平坦化工艺，以去除栅极介电层96、功函金属层94、阻挡层以及栅电极98的材料的多余部分，这些多余部分位于第一ild 90的顶表面上方。所得的栅电极98的材料、阻挡层、wfm层94和栅极介电层96的剩余部分由此形成finfet器件100的金属栅极97。图8a的示例中示出了三个金属栅极97。然而，如技术人员容易理解的，可以使用多于或少于三个金属栅极97来形成finfet器件100。
39.图8b和图8c示出了图8a的finfet器件100，但是分别沿着截面b-b和截面c-c。图8b示出了鳍64和位于鳍64上方的金属栅极97。图8c示出了sti部件62上方的栅极间隔件87和金属栅极97。注意，鳍64在图8c的截面中不可见。
40.现在参考图9，示出了在图8a-图8c的处理步骤之后的finfet器件100的平面图。为简单起见，未示出finfet器件100的所有部件。例如，图9中未示出栅极间隔件87、隔离区域62和s/d区域80。如图9所示，金属栅极97(比如97a/97b/97c/97d/97e/97f)横跨半导体鳍64(比如64a/64b)。在后续处理中，在金属栅极97之间(或与金属栅极97相邻)形成第一多个切割图案。切割图案将用于将导电材料切割(比如，分离)成分离的部分，从而以自对准方式限定s/d接触件。随后使用第二多个切割图案将导电材料分开成分离的部分，从而以自对准方式形成栅极接触插塞。详情将在下文中讨论。
41.现在参考图10a-图10c，图10a示出了finfet器件100的俯视图。图10a中的幻象示出了鳍64。图10a中未示出金属栅极97的位置(对应于介电层103的位置)。图10b示出了finfet器件100沿着截面c-c的截面图，并且图10c示出了finfet器件100沿着截面d-d的截面图。注意，为简单起见，在图10b和后续图中未示出金属栅极97(比如栅电极98、wfm层94和栅极介电层96)的细节。
42.如图10a-图10c所示，比如通过各向异性蚀刻工艺将金属栅极97凹进至栅极间隔件87的上表面之下。结果，通过金属栅极97的凹进，在栅极间隔件87之间创建凹槽。如图10b所示，也可以通过各向异性蚀刻工艺去除栅极间隔件87的顶部部分。接下来，形成介电层103(也称为自对准接触(sac)层)以填充栅极间隔件87之间的凹槽。介电层103可以包括合适的介电材料，诸如sic、lao、alo、alon、zro、hfo、sin、si、zno、zrn、zralo、tio、tao、yo、tacn、zrsi、siocn、sioc、sicn、hfsi、sio等，并且可以通过合适的形成方法(诸如cvd、pvd等或其组合)来形成介电层103。可以以自对准方式来形成介电层103，并且介电层103的侧壁可以与栅极间隔件87的相应侧壁对准。可以执行诸如cmp的平坦化工艺，以平坦化介电层
103的上表面。在形成介电层103之后，在第一ild 90上方和介电层103上方形成与第一ild 90相同或类似的介电层92，并且此后，在介电层92上方形成硬掩膜层101(比如，氧化物或氮化物层)。在示例性实施例中，第一ild 90和介电层92均由氧化物(比如，氧化硅)形成，并且因此，在下文中可以将第一ild 90和介电层92统称为氧化物90/92。图10c示出了finfet器件100沿截面d-d的截面图。图10c示出了鳍64突出在衬底50和sti部件62之上。图10c进一步示出了第一ild 90、介电层92和硬掩膜层101。
43.接下来，在图11a-图11c中，在硬掩模层101中形成开口102以图案化硬掩模层101。开口102形成在金属栅极97之间的位置处，并且与鳍64间隔开。可以使用诸如光刻和蚀刻的合适方法来形成开口102。一旦形成图案化的硬掩模层101，将图案化的硬掩模层101用作蚀刻掩模，以使用诸如各向同性蚀刻工艺的蚀刻工艺来图案化介电层92和第一ild 90。蚀刻工艺去除介电层92的部分和第一ild 90的部分。由于开口102可以比金属栅极97的宽度更宽，当蚀刻工艺到达介电层103时，开口102变窄。如图11b和图11c所示，开口102延伸进入第一ild 90，并且具有倾斜的侧壁。例如，开口102的宽度可以随着开口102向衬底50延伸而减小。在蚀刻工艺之后，位于开口102下面的sti部件62的部分可以暴露。在图11b的示例中，介电层103的侧壁和栅极间隔件87的侧壁通过开口102暴露。限制的蚀刻选择性可以使介电层103的顶部部分具有暴露在开口102中的圆角。
44.接下来，在图12a-图12c中，衬垫99沿着图11a-图11c中所示结构的侧壁形成，并且形成在sti部件62的暴露的顶表面上方。可以通过在finfet器件100上方形成共形衬垫层(比如，介电层)来形成衬垫99。在一些实施例中，衬垫99由介电材料形成，诸如sic、sin、si、zrn、tacn、zrsi、sicn、hfsi等。在一些实施例中，衬垫99的厚度在约1nm至约10nm范围内。
45.接下来，在图13a-图13c和图14a-图14c中，形成介电材料105以填充开口102。在一些实施例中，诸如如图13a-图13c所示，介电材料105包括sic、lao、alo、alon、zro、hfo、sin、si、zno、zrn、zralo、tio、tao、yo、tacn、zrsi、siocn、sioc、sicn、hfsi、sio等，并且通过诸如cvd、pvd等或其组合的合适形成方法来形成介电材料105。可以执行诸如cmp工艺的平坦化工艺，以去除介电材料105的多余部分。也可以通过cmp工艺来去除设置在硬掩模层101的顶表面上衬垫99的部分，以使得在cmp工艺之后暴露硬掩模层101的顶表面。随后，使介电材料105凹进，从而使得设置在开口102侧壁的顶部部分上的衬垫99的部分暴露出来。在凹进工艺之后，介电材料105部分地填充开口102，诸如如图14a-图14c所示。凹进的介电材料105可以具有在从约1nm至约80nm范围内的高度。凹进工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(rie)和/或其他合适的工艺。在可选实施例中，在衬垫99的沉积之后，可以执行衬垫穿透工艺(诸如各向异性蚀刻工艺)，从而使得衬垫99的水平部分被去除，从而使得隔离区域62暴露在开口102中并且介电层103的顶部部分(比如圆角)也暴露在开口102中。在这样的可选实施例中，凹进的介电材料105与隔离区域62接触。
46.接下来，在图15a-图15c和图16a-图16c中，在介电材料105上方形成与介电材料105不同(比如，具有不同组分)的介电材料107，以填充开口102的剩余部分。介电材料107与介电层103不同(比如，具有不同的组分)，以在后续处理中提供蚀刻选择性。在一些实施例中，介电材料107包括sic、lao、alo、alon、zro、hfo、sin、si、zno、zrn、zralo、tio、tao、yo、tacn、zrsi、siocn、sioc、sicn、hfsi、sio等，并且通过诸如cvd、pvd等或其组合的合适形成方法来形成介电材料107。可以在硬掩膜层101的上表面上方形成介电材料107，诸如如图
15a-图15c所示。在一些实施例中，由于上述讨论的衬垫穿透工艺，介电材料107可以与介电层103的暴露的顶部部分接触(比如，与介电层103的圆角接触)。在一些实施例中，执行诸如cmp工艺的平坦化工艺，以从硬掩模层101的上表面去除介电材料107的多余部分。在其他实施例中，省略平坦化工艺，并且去除位于硬掩模层101上表面上方的介电材料107的部分，诸如如图16a-图16c所示。
47.接下来，在图17a-图17c中，去除硬掩膜层101以及位于硬掩膜层101上方/内的介电材料107的部分(若有的话)。此外，还去除第一ild 90和介电层92，并且暴露鳍64。通过一个或多个合适的蚀刻工艺(诸如cmp工艺、干蚀刻工艺(比如，等离子体工艺)、湿蚀刻工艺等或其组合)来执行硬掩模层101、介电材料107的部分、第一ild 90以及介电层92的去除。例如，可以先执行cmp工艺以去除硬掩膜层101和位于硬掩膜层101上方/内的介电材料107的部分。接下来，可以执行使用对第一ild 90的材料和介电层92的材料具有选择性(比如，具有更高的蚀刻速率)的蚀刻剂的蚀刻工艺(比如，干蚀刻或湿蚀刻)，以去除第一ild 90和介电层92。
48.在图17a-图17c的示例中，每个金属栅极97位于介电层103的相应部分的正下方。因此，在图17a的俯视图中，每个金属栅极97以及相应的栅极间隔件87具有与介电层103的相应部分相同的边界。结果，俯视图中的介电层103的位置对应于金属栅极97的位置。因此图17a示出了每个金属栅极97连续延伸跨过所示的鳍64。
49.在去除介电层92和第一ild 90之后，在相邻的金属栅极97之间形成接触开口104(也称为接触沟槽)。开口104暴露栅极间隔件87的背离相应金属栅极97的侧壁，并且开口104暴露介电层103的侧壁。鳍64也被暴露。由于去除第一ild 90中的蚀刻选择性，以自对准方式形成接触开口104。在下文的讨论中，将位于相同的开口104中的介电材料105和上面的介电材料107统称为接触隔离部件106或接触隔离件106。由于接触隔离件106将即将形成的金属接触件切割成段，所以接触隔离件106也被称为介电切割图案106。例如，图17a示出了八个介电切割图案106。在一些实施例中，图17c示出了由于开口102的锥形侧壁(参见图14b和图14c)而形成的介电切割图案106的锥形侧壁。锥形侧壁相对于衬底50的顶表面具有在从约92
°
至约100
°
的范围内的角度θ。图17c进一步示出了沿着介电切割图案106的锥形侧壁的氧化物90/92的残余部分。在一些实施例中，完全去除氧化物90/92。
50.接下来，在图18a-图18c中，沿着图17a-图17c中所示结构的侧壁形成衬垫109。可以通过在图17a-图17c所示的结构上方形成共形的衬垫层(比如，介电层)，随后执行各向异性蚀刻以去除衬垫层的水平部分来形成衬垫109。在一些实施例中，衬垫109由诸如sic、lao、alo、alon、zro、hfo、sin、zno、zrn、zralo、tio、tao、yo、tacn、zrsi、siocn、sioc、sicn、hfsi、sio等的介电材料形成。衬垫99和衬垫109之间的一个区别是衬垫99具有保留在与垂直部分一起形成的“u”形中的底部水平部分，而衬垫109具有仅保留的基本垂直部分。另外，衬垫99可以比衬垫109厚约20％至约80％，这对于促进与时间相关电介质击穿(tddb)性能更有效。在一些实施例中，衬垫109具有在从约0.5nm至约5nm范围内的厚度。在其他实施例中，跳过衬垫109的形成。更进一步的，衬垫99和衬垫109可以包括不同的材料组分。
51.接下来，在图19a-图19c中，在开口104中形成诸如cu、w、al、co等或其组合的导电材料111。尽管未示出，在形成导电材料111之前，可以沿着开口104的侧壁和底部共形地形成阻挡层。阻挡层可以包括tin、tan、ti、ta等，并且可以使用比如pecvd、溅射、mocvd、ald等
来形成阻挡层。接下来，执行诸如cmp的平坦化工艺以导电材料111和介电材料103/107之间实现共面的上表面。注意，平坦化工艺可以去除介电材料107的至少上部部分。在平坦化工艺之后，介电材料105的高度t1在约1nm至约80nm之间，并且介电材料107的高度t2在约2nm至约100nm之间。介电切割图案106的上表面106u高于(距离衬底50更远)金属栅极97的上表面。在一些实施例中，栅极间隔件87保持被覆盖在介电层103下方和在上表面106u之下。在一些可选实施例中，通过平面化工艺暴露栅极间隔件87，并且栅极间隔件87具有与上表面106u齐平的上表面。衬垫99的厚度在约1nm至约10nm之间。衬垫109的厚度在约0.5nm至约5nm之间。在一些实施例中，跳过衬垫109。图19c示出了氧化物90/92位于介电材料105的顶表面之下，并且完全被衬垫109覆盖。注意，介电切割图案106将导电材料111分割成分离的部分(比如，离散的、非连续的部分)。这些分离的部分限定了设置在不同鳍64上方的源极/漏极区域之间的不同电连接。例如，通过介电介电切割图案106的不同位置，可以实现源极/漏极区域的不同电连接。将分离的导电材料111也称为s/d接触件111。另外注意，如图19a所示，在俯视图中，介电切割图案106(连同衬垫99)可以比导电材料111(连同衬垫109)更宽。在一些可选实施例中，在俯视图中，介电切割图案106(连同衬垫99)具有与导电材料111(连同衬垫109)相同的宽度。
52.在先进工艺节点中随着部件尺寸的继续缩小，形成介电切割图案106变得越来越具有挑战性。为了理解本发明的优势，考虑参考方法，在该参考方法种，通过使用可选的图案化的硬掩模层(未示出)来仅仅图案化第一ild 90和介电层92以形成切割图案，在该参考方法种，可选的图案化的硬掩模层是图11a的图案化的硬掩模层101的补充。换言之，可选的图案化的硬掩模层包括设置在图12a中的开口102的位置处的小的、分离的的矩形块(比如，八块)。然而，可选的图案化的硬掩模层的这些小的、分离的矩形块可能在形成切割图案的图案化工艺中剥离，从而无法在可选的图案化的硬掩模层之面形成正确的切割图案，这可以在后续处理中导致导电材料111的不同部分的短路。
53.相比之下，本公开的方法避免了该参考方法的剥离问题，并且因此，正确地形成了介电切割图案106。介电切割图案106的尺寸和材料确保了切割图案106足够坚固，从而能够经受后续处理。例如，与上述讨论的通过使用可选的图案化的硬掩模层来图案化第一ild 90和介电层92形成介电切割图案的参考方法相比，本公开的介电切割图案106更厚，并且因此可以更好地抵抗后续处理(比如，蚀刻)，从而减少或避免剥离问题。此外，本发明中的介电切割图案106以及衬垫99的材料具有比氧化物90/92(比如，氧化硅)的材料更好的物理性能。譬如，介电切割图案106和衬垫99的材料可以更致密、更少孔和/或更耐蚀刻(比如，具有较慢的蚀刻速率)。更好的物理特性有助于防止介电切割图案106和衬垫99在去除第一ild 90和介电层92的蚀刻工艺期间受到损坏，由此避免了以上讨论的短路问题。此外，介电切割图案106的材料的更好物理特性改善了相邻是源极/漏极区域之间的与时间相关电介质击穿(tddb)性能。
54.接下来，在图20a-图20c中，回蚀刻(比如，凹进)导电材料111，并且在(凹进的)导电材料111上方形成介电层119。可以使导电材料111凹进至低于介电材料107的底表面的水平，从而使得介电层119比介电材料107厚。在一些实施例中，介电层119与介电材料105以及介电层103相同(比如，具有相同的组分)，并且介电材料107与介电材料105以及介电层103不同(比如，具有不同的组分)。在一些实施例中，介电层119包括sic、lao、alo、alon、zro、
hfo、sin、si、zno、zrn、zralo、tio、tao、yo、tacn、zrsi、siocn、sioc、sicn、hfsi、sio等，并且通过诸如cvd、pvd等或其组合的合适的形成方法来形成介电层119。可以在形成介电层119之后执行平坦化工艺，从而使得介电层119的上表面与介电层103的上表面齐平。
55.接下来，在图21a-图21c中，在介电切割图案106、介电层119和金属栅极97上方形成蚀刻停止层117，并且在蚀刻停止层117上方形成掩模层115。蚀刻停止层117可以包括诸如氮化硅、碳化硅、碳氮化硅等合适的材料，并且可以通过pvd、cvd、溅射等来形成蚀刻停止层117。掩模层115可以是比如氧化物，并且可以通过任何合适的方法来形成掩模层115。接下来，比如使用光刻和蚀刻技术来在掩模层115中形成开口118。开口118可延伸穿过蚀刻停止层117。接下来，使用图案化的掩模层115作为蚀刻掩模来执行各向异性蚀刻工艺，以去除介电层103的部分，从而使得位于开口118正下方的介电切割图案106和金属栅极97暴露。注意，由于介电材料107和介电层103之间的蚀刻选择性，蚀刻工艺去除介电层103而基本上不攻击介电材料107。在图21b的示例中，介电层103的残余部分留在栅极间隔件87和蚀刻停止层117之间的开口118的侧壁处。注意，开口118暴露介电切割图案106以及位于介电切割图案106的相对侧上的金属栅极97。介电切割图案106的上表面高于(比如，离衬底50更远)金属栅极97的上表面。在图21a-图21c的示例中，介电切割图案106包括两种不同的介电材料，比如，由介电材料107形成的上部层和由介电材料105形成的下部层。介电切割图案106的两层结构在介电材料的选择方面提供了灵活性。例如，可以选择介电材料107以在开口118的形成期间在介电材料107和介电层103之间提供蚀刻选择性，并且可以选择介电材料105以在相邻的源极/漏极区域之间给予更好的tddb性能。介电切割图案106的双层结构进一步由衬垫99围绕，提供良好的tddb性能(比如，在相邻的源极/漏极区域之间)以及关于介电层103的蚀刻选择性。
56.接下来，在图22a-图22c和图23a-图23c中，在开口118中形成导电材料121(比如，cu、w、al、co等)。导电材料121填充开口118，并且可以形成在掩模层115的上表面上方，如图22a-图22c所示。接下来，比如通过cmp工艺、干蚀刻、湿蚀刻、其组合等来去除掩模层115、蚀刻停止层117以及设置在介电切割图案106的上表面上方的导电材料121的多余部分，如图23a-图23c所示。如图23b所示，在介电材料107、导电材料121、介电层119和介电层103之间实现共面的上表面。注意，介电切割图案106将导电材料121分割成两个分离的栅极接触件121(也称为栅极接触插塞)，其中每个栅极接触件121连接至相应的下面的金属栅极97。两个分离的栅极接触件121的顶部部分分别与衬垫99的相对侧壁接触。如图23c所示，氧化物90/92的残余部分夹在衬垫99和衬垫109之间，而衬垫99和衬垫109的顶部部分接触。在一些实施例中，氧化物90/92的残余部分可以高于凹进的导电材料111。可选地，氧化物90/92的残余部分可以在凹进的导电材料111的上表面之下。
57.注意，开口118的宽度(参见图21a-图21c)大于每个栅极接触件121的宽度，并且使用介电切割图案106以自对准方式形成栅极接触件121。这示出了本发明的另一个优势。随着先进工艺节点中的部件尺寸继续缩小，常规光刻的分辨率可能不足以为每个栅极接触件121形成分离的开口。所公开的方法允许使用常规光刻形成较大的开口(比如，118)，并且通过使用介电切割图案106将开口118中的填充金属分隔开，以自对准方式形成较小的栅极接触件(比如，121)。这有助于降低制造成本(比如，对光刻工具的要求不那么严格)，并且还可以提高生产良率(比如，自对准栅极接触件更容易形成，并且不太可能具有与填充高纵横比
开口相关的问题)。
58.在一些实施例中，介电层119的厚度t3在约0.5nm至约15nm之间。在一些实施例中，位于栅极接触件121的侧壁处的介电层103的残余部分的宽度t6在约0nm至约30nm之间。沿着介电层103的中间测量的位于金属栅极97上方的介电层103的厚度t7可以在约1nm至约80nm之间。在介电层103的角部处(比如，位于栅极间隔件87正上方)测量的介电层103的厚度t8可以在约1nm至约40nm之间。沿着介电切割图案106的侧壁的残余氧化物90/92的厚度t9可以在约0nm至约30nm之间。
59.可以执行附加处理以完成finfet器件100的制造，诸如形成本领域已知的各个部件和区域。例如，后续工艺可以在finfet器件100上形成配置为连接各个部件以形成功能电路的各个接触件、通孔、金属线和多层互连部件(比如，金属层和层间电介质)，功能电路可以包括一个或多个多栅极器件。在进一步的示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件以及诸如金属线的水平互连件。各个互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个示例中，将单镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
60.对所公开实施例的变体和修改是可能的，并且完全旨在包括在本发明的范围内。例如，介电切割图案106可以由单一的介电材料(比如，105)形成，而不是由两种不同的介电材料(比如，105和107)形成，特别是当单一的介电材料(比如，105)可以在以上讨论的蚀刻工艺期间提供足够的蚀刻选择性时。作为另一示例，可以省略导电材料111上方的介电层119。作为又一示例，可以省略衬垫109。作为附加示例，形成开口102的蚀刻工艺(参见图11a-图11c)可以在开口102的底部处留下一些残余氧化物90/92，从而使得残余氧化物90/92保留在介电切割图案106和衬底50之间。这些变化可以被组合以形成不同的实施例，下面将讨论该不同的实施例中的一些实施例。
61.图24-图29示出了各个可选实施例。图24示出了与finfet器件100类似的finfet器件沿截面c-c的截面图，但是具有着陆在金属栅极97上的栅极通孔122和着陆在导电材料111上的s/d通孔123。为了形成栅极通孔122和s/d通孔123，可以通过使用光刻和蚀刻技术来形成通孔孔洞。通孔孔洞分别延伸穿过介电层103和介电层119。随后，导电材料填充通孔孔洞并形成栅极通孔122和s/d通孔123。图25示出了与图24中的finfet器件类似的finfet器件的截面图，但是不具有覆盖导电材料111的介电层119。图26示出了与图23b中的finfet器件类似的finfet器件的截面图，在图26中，介电切割图案106可以由单一的介电材料(比如，105)形成，而不是由两种不同的介电材料(比如，105和107)形成，特别是当单一的介电材料(比如，105)可以在蚀刻工艺期间提供足够的蚀刻选择性时。图27示出了与图24中的finfet器件类似的finfet器件的截面图，在图27中，介电切割图案106可以由单一的介电材料(比如，105)形成，而不是由两种不同的介电材料(比如，105和107)形成。图28示出了与图25中的finfet器件类似的finfet器件的截面图，在图28中，介电切割图案106可以由单一的介电材料(比如，105)形成，而不是由两种不同的介电材料(比如，105和107)形成。图29示出了与图23c中的finfet器件类似的finfet器件沿截面d-d的截面图，但是不具有衬垫109。注意，使沿着介电切割图案106的锥形侧壁的氧化物90/92凹进至诸如在导电材料111的顶表面之下，如图29所示。这是因为可以在形成导电材料111之前执行预清洁工艺(比如，蚀刻工艺)。如果没有形成衬垫109，预清洁工艺可以消耗氧化物90/92的顶部部分。在形成衬垫109
的实施例中(比如，图23c)，衬垫109保护氧化物90/92不受预清洁工艺的影响，由此氧化物90/92基本上保留在所形成的器件中。与图25-图27所示的可选实施例类似，可以在如图29所示的finfet器件中省略介电层107和/或介电层119。
62.图30示出了根据一些实施例的制造半导体器件的方法200的流程图。应当理解，图30中所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域普通技术人员将认识到许多变化、备选方案和修改。例如，可以添加、去除、替换、重新排列和重复图30中所示的各种步骤。在步骤202处，在鳍上方形成第一伪栅极和第二伪栅极，鳍突出在衬底之上。在步骤204处，在第一伪栅极和第二伪栅极上方沉积ild层。在步骤206处，分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极。在步骤208处，在第一金属栅极和第二金属栅极之间形成介电切割图案，介电切割图案从衬底延伸得比第一金属栅极和第二金属栅极更远，并且从俯视图上看介电切割图案由衬垫层围绕。在步骤210处，去除ild以在相邻的介电切割图案之间形成接触开口。在步骤212处，用导电材料填充接触开口。在步骤214处，使导电材料凹进至远离衬底的介电切割图案的上表面之下，从而形成s/d接触件。
63.本发明的实施例可以实现各种优势。本公开的方法避免了或降低了在形成介电切割图案期间硬掩模层剥离的问题，从而避免形成不正确的介电切割图案并且避免了设计为分离的源极/漏极区域之间的电短路。由于介电切割图案材料的改善的物理性能，该改善了器件相邻的源极/漏极区域之间的tddb性能。此外，介电切割图案允许以自对准方式形成源极/漏极接触件和栅极接触插塞，这允许使用具有较低分辨率的光刻工具来形成具有紧密间距的导电连接件。结果，降低了生产成本，并且改善了生成良率。
64.在一个示例性方面，本发明涉及一种半导体器件。半导体器件包括从衬底突出的鳍、位于鳍上方的第一栅极结构和第二栅极结构、夹在第一栅极结构和第二栅极结构之间的介电切割图案，介电切割图案与鳍间隔开，并且介电切割图案距衬底比第一栅极结构的第一栅电极以及第二栅极结构的第二栅电极延伸地更远，在俯视图中围绕介电切割图案的衬垫层，以及夹在第一栅极结构和第二栅极结构之间的导电部件，导电部件由介电切割图案划分为第一段和第二段，导电部件的第一段位于鳍的源极/漏极区域之上。在一些实施例中，半导体器件还包括在第一栅电极和第二栅电极上方并且与第一栅电极和第二栅电极接触的介电层，介电层的顶表面与介电切割图案的顶表面齐平。在一些实施例中，半导体器件还包括第一栅极接触插塞和第二栅极接触插塞，分别位于第一栅电极和第二栅电极上方并且分别与第一栅电极和第二栅电极接触，第一栅极接触插塞和第二栅极接触插塞的顶部部分分别与衬垫层的相对侧壁接触。在一些实施例中，衬垫层是第一内衬层，并且半导体器件还包括在俯视图中围绕导电部件的第一段和第二段中的每个的第二衬垫层。在一些实施例中，第一内衬层比第二内衬层厚。在一些实施例中，第一衬垫层与第二衬垫层接触。在一些实施例中，半导体器件还包括夹在第一衬垫层和第二衬垫层的底部部分之间的残余氧化物层。在一些实施例中，内衬层的部分位于介电切割图案正下方，并且将介电切割图案与衬底分离而不接触。在一些实施例中，介电切割图案包括底部介电层和位于底部介电层上方的顶部介电层，并且底部介电层和顶部介电层的组分不同。在一些实施例中，底部介电层的顶表面位于第一栅电极和第二栅电极之上。
65.在另一示例性方面，本发明涉及半导体器件。半导体器件包括位于半导体器件的沟道区域上方的金属栅极、位于金属栅极的侧壁上的栅极间隔件、位于栅极间隔件的侧壁
上的第一衬垫层、在俯视图中由第一衬垫层围绕的介电部件、介电部件的顶表面位于金属栅极的栅电极之上，以及由介电部件划分为位于半导体器件的第一源极/漏极区域上方的第一段和位于半导体器件的第二源极/漏极区域上方的第二段的导电部件。在一些实施例中，沟道区域和第一源极/漏极区域是相同的晶体管的部分，以及第二源极/漏极区域是另一晶体管的部分。在一些实施例中，半导体器件还包括与第一衬垫层接触的第二衬垫层，在俯视图中导电部件由第二衬垫层围绕。在一些实施例中，第一衬垫层比第二衬垫层厚约20％至约80％。在一些实施例中，第一衬垫层和第二衬垫层包括不同的组分。在一些实施例中，介电部件位于导电部件的顶表面之上。
66.在另一示例性方面，本发明涉及一种方法。该方法包括形成从衬底突出的鳍，在鳍上方形成第一伪栅极和第二伪栅极，在第一伪栅极和第二伪栅极上方沉积层间介电(ild)层，分别用第一金属栅极和第二金属栅极替换第一伪栅极和第二伪栅极，图案化ild层，从而在第一伪栅极和第二伪栅极之间形成开口，在开口中沉积第一衬垫层，形成由第一衬垫层围绕的介电切割图案，去除ild层，从而形成接触沟槽，以及在接触沟槽中沉积导电材料，从而形成夹在第一金属栅极和第二金属栅极之间的接触件，其中，接触件由介电切割图案划分为第一段和第二段。在一些实施例中，该方法还包括在接触沟槽中沉积第二衬垫层，接触件的第一段和第二段中的每个由第二衬垫层围绕。在一些实施例中，在去除ild层之后，ild层的残余部分保留在第一衬垫层的侧壁上。在一些实施例中，在开口中共形地沉积第一衬垫层。
67.上面概述了若干实施例的特征，使得本领域的普通技术人员可以更好地理解本公开的方面。本领域的普通技术人员应当理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域普通技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。