半导体结构及其形成方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
3.晶体管结构内的连接插塞包括位于栅极结构表面的连接插塞，用于实现栅极结构与外部电路的连接；以及位于源漏掺杂区表面的连接插塞，用于实现晶体管源区或漏区与外部电路的连接。
4.然而，现有技术的制造工艺复杂。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构及其形成方法，以简化半导体结构的制造工艺。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构，包括：衬底，所述衬底包括基底、以及位于基底上相互分立的若干鳍部；位于所述基底表面的隔离层，所述隔离层还位于相邻鳍部之间，并且，所述隔离层表面低于所述鳍部顶面；位于所述隔离层上且相互分立的若干栅极结构，所述栅极结构横跨所述鳍部，所述栅极结构两侧的鳍部内具有源漏掺杂区；位于所述隔离层上的第一介质层，所述第一介质层表面高于栅极结构顶面；位于所述第一介质层内的第一插塞，所述第一介质层表面暴露出第一插塞顶面；位于所述第一介质层内的第二插塞，所述第一介质层表面暴露出第二插塞顶面，所述第二插塞与栅极结构顶面接触，并且，所述第一插塞和所述第二插塞的材料不同；位于所述第一插塞顶面和第二插塞顶面的过渡导电层，并且，第一投影在第二投影的范围之内，第三投影在第四投影的范围之内，所述第一投影是所述第一插塞在衬底表面的投影，所述第二投影是位于所述第一插塞顶面的过渡导电层在衬底表面的投影，所述第三投影是所述第二插塞在衬底表面的投影，所述第四投影是位于所述第二插塞顶面的过渡导电层在衬底表面的投影。
7.可选的，所述源漏掺杂区顶部表面具有源漏插塞，所述第一插塞与源漏插塞顶面接触，所述第一介质层表面高于所述源漏插塞顶面。
8.可选的，所述栅极结构包括：栅介质层、位于栅介质层表面的功函数层、以及位于功函数层表面的栅极层；第二插塞的材料包括钴。
9.可选的，所述过渡导电层的厚度在2纳米以上。
10.可选的，所述过渡导电层的厚度在5纳米以下。
11.可选的，所述过渡导电层的材料包括钨或钴。
12.可选的，第一插塞的材料包括钨。
13.可选的，还包括：位于第一介质层和过渡导电层表面的刻蚀停止层。
14.可选的，所述刻蚀停止层的材料包括氧化铝、氮化铝和氮化硅中的至少一种。
15.相应的，本发明的技术方案还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成第一介质层；在所述第一介质层内形成第一插塞，所述第一介质层表面暴露出第一插塞顶面；在所述第一介质层内形成第二插塞，所述第一介质层表面暴露出第二插塞顶面，并且，所述第一插塞和所述第二插塞的材料不同；采用选择性金属沉积工艺，在暴露的第一插塞顶面和第二插塞顶面形成过渡导电层，并且，第一投影在第二投影的范围之内，第三投影在第四投影的范围之内，所述第一投影是所述第一插塞在衬底表面的投影，所述第二投影是位于所述第一插塞顶面的过渡导电层在衬底表面的投影，所述第三投影是所述第二插塞在衬底表面的投影，所述第四投影是位于所述第二插塞顶面的过渡导电层在衬底表面的投影。
16.可选的，所述选择性金属沉积工艺的参数包括：采用的气体包括wf6和h2，其中，wf6的流量范围为20标准毫升/分钟～100标准毫升/分钟，h2的流量范围为5000标准毫升/分钟～8000标准毫升/分钟；温度范围为300摄氏度～400摄氏度；压力范围为7托～15托。
17.可选的，还包括：在形成第一插塞和第二插塞之前，在所述衬底上形成若干栅极结构，所述栅极结构两侧的衬底内具有源漏掺杂区，且所述源漏掺杂区顶部表面具有源漏插塞，所述第一介质层表面高于所述栅极结构和源漏插塞表面，所述第一插塞与源漏插塞顶面接触，所述第二插塞与栅极结构顶面接触。
18.可选的，在所述第一介质层内形成第一插塞的方法包括：在形成第二插塞后，在第一介质层表面形成第二介质层，第二介质层覆盖第二插塞表面；在第一介质层和第二介质层内形成第一开口，所述第一开口暴露出源漏插塞顶面；在所述第一开口内形成第一插塞材料层；平坦化所述第二介质层和第一插塞材料层，直至暴露出第一介质层表面和第二插塞顶面。
19.可选的，形成第一插塞材料层的工艺包括选择性金属沉积工艺。
20.可选的，在所述第一介质层内形成第二插塞的方法包括：在形成第一插塞后，在第一介质层表面形成第二介质层，第二介质层覆盖第一插塞表面；在第一介质层和第二介质层内形成第二开口，所述第二开口暴露出栅极结构顶面；在第二开口内和第二介质层表面形成第二插塞材料层；平坦化所述第二介质层和第二插塞材料层，直至暴露出第一介质层表面和第一插塞顶面。
21.可选的，所述第二插塞材料层的形成工艺包括：物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。
22.与现有技术相比，本发明实施例的技术方案具有以下有益效果：
23.本发明的技术方案提供的半导体结构中，第一插塞和第二插塞的材料不同，第一插塞和第二插塞的材料选择自由度高，能够更具针对性的分别满足与源漏插塞连接的插塞的导电性要求、与栅极结构连接的插塞的导电性要求。与此同时，通过位于所述第一插塞顶面和第二插塞顶面的过渡导电层，为后续形成与第一插塞电连接、以及与第二插塞电连接的导电结构提供了一致的基底，从而，后续的半导体制造过程中，能够在同一步骤中，采用同样的工艺形成所述导电结构，进而，简化了半导体结构的制造工艺。
24.本发明的技术方案提供的半导体结构的形成方法中，分别形成第一插塞和第二插塞，且第一插塞和第二插塞的材料不同，由此，第一插塞和第二插塞的形成工艺、材料选择
自由度高，能够形成针对性更强的第一插塞和第二插塞，以满足降低电阻率、提高导电性的需求。与此同时，由于所述第一介质层表面暴露出第一插塞顶面、第二插塞顶面，因此，通过采用选择性金属沉积工艺，能够以一个简单的工艺步骤在暴露的第一插塞顶面和第二插塞顶面形成过渡导电层，由此，为后续形成与第一插塞电连接、以及与第二插塞电连接的导电结构提供了一致的基底。从而，后续的半导体制造过程中，能够在同一步骤中，采用同样的工艺形成所述导电结构，进而，简化了半导体结构的制造工艺。
附图说明
25.图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图；
26.图4至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
具体实施方式
27.如背景技术所述，现有技术的制造工艺复杂。现结合附图对制造工艺复杂的原因进行说明。
28.需要注意的是，本说明书中的“表面”、“上”，用于描述空间的相对位置关系，并不限定于是否直接接触。
29.图1至图3是一种现有半导体结构的形成方法各步骤的结构示意图。
30.请参考图1，提供基底100，所述基底100上具有介质层120和若干栅极结构110，所述栅极结构110两侧的基底100内具有源漏掺杂区130，且所述源漏掺杂区130顶部表面具有源漏插塞140，所述介质层120位于所述栅极结构110、源漏掺杂区130以及源漏插塞140表面。
31.请参考图2，在所述介质层120内形成第一开口(图中未示出)，所述第一开口底部暴露出栅极结构110顶部表面；在所述第一开口内形成第一插塞150。
32.请参考图3，在所述介质层120内形成第二开口(图中未示出)，所述第二开口暴露出所述源漏插塞140顶部表面；在所述第二开口内形成第二插塞160，所述第一插塞150和第二插塞160的材料不同。
33.然而，由于第一插塞150和第二插塞160的材料不同，当后续在一个步骤中形成与第一插塞150连接的导电结构、与第二插塞160连接的导电结构时，形成工艺的控制难度大，形成的导电结构一致性差，使得半导体结构的可靠性较差。
34.为了使所述导电结构的一致性好，则需要分别针对第一插塞150、第二插塞160，采用不同的步骤或不同的工艺，形成与第一插塞150连接的导电结构、与第二插塞160连接的导电结构，导致后续的制造工艺非常复杂。
35.为了解决所述技术问题，本发明实施例提供一种半导体结构及其形成方法，其中，半导体结构通过材料不同的第一插塞和第二插塞能够使半导体结构的性能好。同时，通过位于所述第一插塞顶面和第二插塞顶面的过渡导电层，有利于简化半导体结构的制造工艺。
36.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
37.图4至图13是本发明一实施例中的半导体结构的形成方法各步骤的结构示意图。
38.请参考图4和图5，图4是图5的立体结构示意图，图5是图4中沿x1-x2方向的剖面结构示意图，提供衬底200。
39.在本实施例中，衬底200包括：基底201、以及位于基底上相互分立的若干鳍部202。
40.在其他实施例中，衬底为平面衬底。
41.在本实施例中，衬底200的材料包括硅。
42.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
43.请继续参考图4和图5，在衬底200上形成隔离层203。
44.所述隔离层203位于基底201表面，所述隔离层203还位于相邻鳍部202之间，并且，所述隔离层203表面低于所述鳍部202顶面。
45.所述隔离层203的作用在于：使相邻的鳍部202之间、以及半导体器件与基底之间电绝缘。
46.在本实施例中，所述隔离层203的材料包括氧化硅。
47.请参考图6，在形成隔离层203后，在衬底200上形成第一介质层220和若干相互分立的栅极结构210，所述栅极结构210两侧的衬底200内具有源漏掺杂区230，且所述源漏掺杂区230顶部表面具有源漏插塞240，所述第一介质层220表面高于所述栅极结构210顶面和源漏插塞240顶面。
48.在本实施例中，栅极结构210和第一介质层220还位于隔离层203上，所述栅极结构210横跨鳍部202，并且，所述源漏掺杂区230位于栅极结构210两侧的鳍部202内。
49.所述若干栅极结构210、第一介质层220以及源漏掺杂区230的形成方法包括：在隔离层203上形成若干伪栅极结构(图中未示出)、以及位于伪栅极结构侧壁上的栅侧墙215，若干所述伪栅极结构间相互分立，且所述伪栅极结构横跨鳍部202；在所述伪栅极结构两侧的鳍部202内形成源漏掺杂区230；在形成源漏掺杂区230后，在衬底200上形成下层第一介质层(图中未示出)，所述下层第一介质层覆盖所述伪栅极结构侧壁表面；去除所述伪栅极结构，在所述下层第一介质层内形成栅极开口；在所述栅极开口内形成栅极结构210；在所述下层第一介质层表面形成上层第一介质层，且所述上层第一介质层顶部表面高于所述栅极结构210顶部表面，所述下层第一介质层和上层第一介质层构成所述第一介质层220。
50.所述第一介质层220的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
51.所述源漏插塞240的形成方法包括：在所述第一介质层220表面形成第三图形化层(图中未示出)，所述第三图形化层暴露出所述源漏掺杂区230上的第一介质层220表面；以所述第三图形化层为掩膜，刻蚀所述第一介质层220，直至暴露出源漏掺杂区230顶部表面，在所述第一介质层220内形成源漏插塞开口(图中未示出)；在所述源漏插塞开口内形成所述源漏插塞240。
52.所述源漏插塞240包括：缓冲层241和位于缓冲层241表面的导电层242。
53.具体的，所述缓冲层241位于所述源漏插塞开口的内壁表面。
54.所述缓冲层241的材料包括：硅化钛、硅化钽或者氮化钨。
55.所述缓冲层241的作用在于，一方面，增加导电层242的粘附性，从而提高所述源漏
插塞240的性能，一方面，阻挡导电层242中的原子或离子扩散进入第一介质层220内，避免产生漏电，从而提高所述半导体结构的性能。
56.所述导电层242的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
57.所述栅极结构210包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于所述功函数层212表面的栅极层213。
58.具体的，所述栅介质层211位于所述栅极开口的内壁表面。
59.所述栅介质层211的材料包括：氧化硅或者高k介质材料，所述高k介质材料指的介电常数大于3.9的材料。
60.所述功函数层212的材料包括：tin、tan、tial、tialc、taaln、tialn、tacn和aln中的一种或多种组合。
61.所述栅极层213的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
62.由于所述栅极结构210包括栅介质层211、功函数层212以及栅极层213，所述源漏插塞240包括缓冲层241和导电层242，因此所述栅极结构210的材料组成较复杂，所述源漏插塞240的材料组成相对简单，若采用选择性金属沉积工艺，同时在所述栅极结构210顶部表面和源漏插塞240顶部表面形成的膜层差异较大。
63.在本实施例中，所述源漏插塞240顶部表面具有第一保护层243，从而避免后续在源漏插塞240顶部形成电连接结构时容易发生的过刻蚀，减少所述源漏插塞240和栅极结构210、或者源漏插塞240和电连接结构之间发生短接的风险。
64.在本实施例中，所述栅极结构210顶部表面具有第二保护层214，从而避免后续在栅极结构210顶部形成电连接结构时容易发生的过刻蚀，减少所述栅极结构210与所述源漏插塞240、或者栅极结构210和电连接结构之间发生短接的风险。
65.接着，在所述第一介质层220内形成第二插塞，所述第一介质层220表面暴露出第二插塞顶面，所述第二插塞与栅极结构210顶面接触，具体形成所述第一插塞的过程请参考图7至图8。
66.请参考图7，在所述第一介质层220内形成第二开口252，所述第二开口252暴露出所述栅极结构210顶部表面。
67.所述第二开口252为后续形成第二插塞提供空间。
68.所述第二开口252的形成方法包括：在所述第一介质层220表面形成第一图形化层(图中未示出)，所述第一图形化层暴露出部分所述第一介质层220表面；以所述第一图形化层为掩膜，刻蚀所述第一介质层220，直至暴露出栅极结构210顶部表面，形成所述第二开口252。
69.刻蚀所述第一介质层220的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
70.在本实施例中，采用干法刻蚀工艺刻蚀所述第一介质层220，有利于提高形成的第二开口252的形貌，从而提高形成的半导体结构的性能。
71.请参考图8，在所述第二开口252内和第一介质层220表面形成第二插塞材料层(图中未示出)；平坦化所述第二插塞材料层，直至暴露出第一介质层220表面，在所述第二开口
252内形成所述第二插塞262。
72.在本实施例中，由于第二开口252暴露出栅极结构210顶部表面，因此，在所述第二开口252内形成的第二插塞262与栅极结构210顶面接触。具体的，本实施例中第二插塞262位于栅极结构210顶面。
73.所述第二插塞材料层的形成工艺包括：物理气相沉积工艺、化学气相沉积工艺或者原子层沉积工艺。优选的，采用化学气相沉积工艺在材料组成复杂的栅极结构210顶面形成所述第二插塞材料层。
74.所述第二插塞262的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
75.具体而言，在本实施例中，第二插塞262包括：位于第二开口252内壁面的第二插塞缓冲层(图中未示出)、位于第二插塞缓冲层表面的第二插塞导电层(图中未示出)。
76.所述第二插塞缓冲层的作用在于，一方面，增加第二插塞导电层的粘附性，从而提高所述第二插塞262的性能，一方面，阻挡第二插塞导电层中的原子或离子扩散进入第一介质层220和栅极结构210内，避免影响栅极结构210的性能、并避免产生漏电，从而提高所述半导体结构的性能。
77.在本实施例中，第二插塞导电层的材料为钴。钴的电阻较低，采用钴为第二插塞导电层的材料，有利于降低第二插塞262的寄生电阻，从而提高所述半导体结构的性能。
78.请参考图9，在所述第一介质层220表面形成第二介质层270，且所述第二介质层270覆盖所述第二插塞262表面。
79.具体的，所述第二介质层270覆盖所述第二插塞262的顶部表面。
80.所述第二介质层270的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
81.在本实施例中，所述第二介质层270的材料为氧化硅。
82.由于所述第二介质层270覆盖所述第二插塞262表面，因此，能够保护所述第二插塞262不受后续形成第一开口的刻蚀工艺，并且，后续形成第一插塞时，避免第二插塞262与形成第一插塞的沉积工艺、平坦化工艺之间的互相影响，从而，不仅有利于提高第二插塞262的形貌、减少第二插塞262的缺陷，也有利于提高第一插塞的形貌，从而提高形成的半导体结构的性能。
83.接着，在第一介质层220内形成第一插塞，第一介质层220表面暴露出第一插塞顶面，并且，第一插塞和第二插塞262的材料不同，具体形成所述第一插塞的过程请参考图10至图12。
84.请参考图10，在所述第一介质层220和第二介质层270内形成第一开口251，所述第一开口251暴露出源漏插塞240顶面。
85.所述第一开口251为后续形成第一插塞提供空间。
86.所述第一开口251的形成方法包括：在所述第二介质层270表面形成第二图形化层(图中未示出)，所述第二图形化层暴露出部分第二介质层270表面；以所述第二图形化层为掩膜，刻蚀所述第一介质层220和第二介质层270，直至暴露出所述源漏插塞240顶面，形成所述第一开口251。
87.刻蚀所述第一介质层220和第二介质层270的工艺包括：干法刻蚀工艺和湿法刻蚀
工艺中的一种或者两种组合。
88.在本实施例中，采用干法刻蚀工艺刻蚀所述第一介质层220和第二介质层270，有利于提高形成的第一开口251的形貌，从而提高形成的半导体结构的性能。
89.请参考图11，在第一开口251内形成第一插塞材料层280。
90.所述第一插塞材料层280为后续形成第一插塞提供材料。
91.本实施例中，形成第一插塞材料层280的工艺包括选择性金属沉积工艺。
92.选择性金属沉积工艺在不同材料表面具有不同的沉积速率，所述源漏插塞240的材料组成简单，因此，选择性金属沉积工艺能够较好地直接在源漏插塞240顶面沉积形成第一插塞材料层280。与此同时，形成的第一插塞材料层280的粘附性较好，从而，不需要额外形成用于增加第一插塞材料层280粘附性的膜层，有利于提高形成的半导体结构的性能。
93.具体的，所述选择性金属沉积工艺的参数包括：采用的气体包括氟化钨和氢气，所述氟化钨的流量为20标准毫升/分钟至150标准毫升/分钟，所述氢气的流量为5000标准毫升/分钟至8000标准毫升/分钟，温度为200摄氏度至400摄氏度。
94.所述第一插塞材料层280的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
95.在本实施例中，所述第一插塞材料层280的材料为钨。
96.请参考图12，平坦化所述第二介质层270和第一插塞材料层280，直至暴露出第一介质层220表面和第二插塞262表面，形成第一插塞261，所述第一插塞261的材料与第二插塞262的材料不同。
97.由于分别形成第一插塞261和第二插塞262，且第一插塞261和第二插塞262的材料不同，由此，第一插塞261和第二插塞262的形成工艺、材料选择自由度高，能够形成针对性更强的第一插塞261和第二插塞262，以满足降低电阻率、提高导电性的需求。
98.在本实施例中，由于第一开口251暴露出所述源漏插塞240顶面，且第一插塞材料层280在第一开口251内形成，因此，第一插塞261与源漏插塞240顶面接触。具体的，本实施例中第一插塞261位于源漏插塞240顶面。
99.在本实施例中，平坦化第一插塞材料层280的工艺包括：化学机械研磨工艺。
100.需要理解的是，尽管本实施例中第二插塞262先于第一插塞261形成。在另一实施例中，第一插塞可以先于第二插塞形成。
101.具体而言，在另一实施例中，在第一介质层内形成第一插塞的方法包括：在第一介质层内形成第一开口，所述第一开口暴露出源漏插塞顶面；在第一开口内形成第一插塞材料层，所述第一插塞材料层顶面高于第一介质层表面；平坦化第一插塞材料层直至与第一介质层表面齐平，形成第一插塞。在第一介质层内形成第二插塞的方法包括：在形成第一插塞后，在第一介质层表面形成第二介质层，第二介质层覆盖第一插塞表面；在第一介质层和第二介质层内形成第二开口，所述第二开口暴露出栅极结构顶面；在第二开口内和第二介质层表面形成第二插塞材料层；平坦化第二介质层和第二插塞材料层，直至暴露出第一介质层表面和第一插塞顶面，形成第二插塞。其中，形成第一插塞材料层的工艺包括：选择性金属沉积工艺、化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。优选的，采用选择性金属沉积工艺在材料组成简单的源漏插塞的顶面形成第一插塞材料层。其中，形成第二插塞材料层的工艺包括：选择性金属沉积工艺、化学气相沉积工艺、物理气相沉积工艺
或者原子层沉积工艺。优选的，采用化学气相沉积工艺在材料组成复杂的栅极结构顶面形成第二插塞材料层。
102.请参考图13，采用选择性金属沉积工艺，在暴露的第一插塞261顶面和第二插塞262顶面形成过渡导电层290，并且，第一投影在第二投影的范围之内，第三投影在第四投影的范围之内，所述第一投影是所述第一插塞261在衬底200表面的投影，所述第二投影是位于所述第一插塞261顶面的过渡导电层290在衬底200表面的投影，所述第三投影是所述第二插塞262在衬底200表面的投影，所述第四投影是位于所述第二插塞262顶面的过渡导电层290在衬底200表面的投影。
103.由于所述第一介质层220表面暴露出第一插塞261顶面、第二插塞262顶面，因此，通过采用选择性金属生长工艺，能够以一个简单的工艺步骤在暴露的第一插塞261顶面和第二插塞262顶面形成过渡导电层290，由此，为后续形成与第一插塞261电连接、以及与第二插塞262电连接的导电结构提供了一致的基底。从而，后续的半导体制造过程中，能够在同一步骤中，采用同样的工艺形成所述导电结构，进而，简化了半导体结构的制造工艺。
104.不仅如此，由于第一插塞261、第二插塞262的材料组成简单，因此，所述选择性金属沉积工艺能够较好地直接在第一插塞261顶面、第二插塞262顶面沉积形成过渡导电层290。并且，基于选择性金属沉积工艺的工艺特点，形成的过渡导电层290的粘附性好，无需额外形成用于增加过渡导电层290粘附性的膜层，有利于兼顾提高半导体结构性能和简化工艺步骤。
105.在本实施例中，所述过渡导电层290的材料包括钨或钴。
106.具体的，形成过渡导电层290的选择性金属沉积工艺对于钨和钴具有较高的选择性，与此同时，本实施例中第一插塞261的材料为钨，第二插塞导电层的材料为钴，因此，本实施例中，通过所述选择性金属沉积工艺在第一插塞261顶面和第二插塞262顶面沉积过渡导电层290的材料时，二者表面材料的沉积速率接近，使第一插塞261顶面和第二插塞262顶面形成的过渡导电层290膜厚能够接近。
107.具体的，形成所述过渡导电层290的选择性金属沉积工艺的参数包括：采用的气体包括wf6和h2，其中，wf6的流量范围为20标准毫升/分钟～100标准毫升/分钟，h2的流量范围为5000标准毫升/分钟～8000标准毫升/分钟；温度范围为300摄氏度～400摄氏度；压力范围为7托～15托。
108.在本实施例中，所述过渡导电层290的厚度m(如图13所示)在2纳米以上。
109.所述厚度m过小，第一插塞261顶面的过渡导电层290不连续的风险大，第二插塞262顶面的过渡导电层290不连续的风险大，导致过渡导电层290无法覆盖第一插塞261和第二插塞262暴露的顶面，导致后续形成与第一插塞261电连接、与第二插塞262电连接的导电结构的制造工艺的一致性差，不利于简化半导体结构的制造工艺。由此，通过使厚度m在2纳米以上，能够较好的确保第一插塞261顶面、第二插塞262顶面的过渡导电层290连续，更好的简化半导体结构的制造工艺。
110.在本实施例中，所述过渡导电层290的厚度m在5纳米以下。
111.由于通过选择性金属沉积工艺形成过渡导电层290，所述厚度m过大，意味着第一插塞261顶面与第二插塞262顶面的过渡导电层290之间接触的风险更大，因此，容易导致第一插塞261和第二插塞262之间短接，从而，造成半导体结构的可靠性变差。由此，通过控制
过渡导电层290的厚度m，使过渡导电层290的厚度m在5纳米以下，减少了第一插塞261和第二插塞262之间短接的风险，提高了半导体结构的可靠性。
112.请继续参考图13，在形成过渡导电层290后，在第一介质层220和过渡导电层290表面形成刻蚀停止层281。
113.所述刻蚀停止层281的作用在于：一方面，为后续刻蚀等工艺提供刻蚀停止层，另一方面，减少过渡导电层290氧化的风险，进一步提高半导体结构的性能和可靠性。
114.所述刻蚀停止层281的材料包括氧化铝、氮化铝和氮化硅中的至少一种。
115.相应的，本发明一实施例还提供一种采用上述形成方法形成的半导体结构，请继续参考图13，所述半导体结构包括：衬底200，衬底200包括基底201、以及位于基底上相互分立的若干鳍部202；位于基底201表面的隔离层203，所述隔离层203还位于相邻鳍部202之间，并且，所述隔离层203表面低于所述鳍部202顶面；位于隔离层203上且相互分立的若干栅极结构210，所述栅极结构210横跨所述鳍部202，所述栅极结构210两侧的鳍部202内具有源漏掺杂区203；位于所述隔离层203上的第一介质层220，所述第一介质层220表面高于栅极结构210顶面；位于所述第一介质层220内的第一插塞261，所述第一介质层220表面暴露出第一插塞261顶面；位于所述第一介质层220内的第二插塞262，所述第二插塞262与栅极结构210顶面接触，所述第一介质层220表面暴露出第二插塞262顶面，并且，所述第一插塞261和所述第二插塞262的材料不同；位于所述第一插塞261顶面和第二插塞262顶面的过渡导电层290，并且，第一投影在第二投影的范围之内，第三投影在第四投影的范围之内，所述第一投影是所述第一插塞261在衬底200表面的投影，所述第二投影是位于所述第一插塞261顶面的过渡导电层290在衬底200表面的投影，所述第三投影是所述第二插塞262在衬底200表面的投影，所述第四投影是位于所述第二插塞262顶面的过渡导电层290在衬底200表面的投影。
116.由于第一插塞261和第二插塞262的材料不同，第一插塞261和第二插塞262的材料选择自由度高，能够更具针对性的分别满足与源漏插塞240连接的插塞的导电性要求、与栅极结构210连接的插塞的导电性要求。与此同时，通过位于所述第一插塞261顶面和第二插塞262顶面的过渡导电层，为后续形成与第一插塞261电连接、以及与第二插塞262电连接的导电结构提供了一致的基底，从而，后续的半导体制造过程中，能够在同一步骤中，采用同样的工艺形成所述导电结构，进而，简化了半导体结构的制造工艺。
117.在本实施例中，衬底200的材料包括硅。
118.在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ‑ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ‑ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp等。
119.在本实施例中，所述第一介质层220的材料为介质材料，所述介质材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、氮氧化硅、氧化铝、氮化铝、氮碳化硅和氮碳氧化硅中的一种或多种的组合。
120.在本实施例中，所述源漏掺杂区203顶部表面具有源漏插塞240，所述第一介质层220表面高于源漏插塞240顶面，所述第一插塞261与源漏插塞240顶面接触。
121.在本实施例中，所述源漏插塞240包括：缓冲层241和位于缓冲层241表面的导电层242。
122.所述缓冲层241的材料包括：硅化钛、硅化钽或者氮化钨。
123.所述导电层242的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
124.所述第一插塞261的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
125.在本实施例中，所述第一插塞261的材料为钨。
126.所述第二插塞262的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
127.具体而言，本实施例中第二插塞262包括：第二插塞缓冲层(图中未示出)、位于第二插塞缓冲层表面的第二插塞导电层(图中未示出)。
128.在本实施例中，第二插塞导电层的材料为钴。
129.在本实施例中，所述过渡导电层290的材料包括钨或钴。
130.在本实施例中，所述过渡导电层290的厚度m(如图13所示)在2纳米以上。
131.所述厚度m过小，第一插塞261顶面的过渡导电层290不连续的风险大，第二插塞262顶面的过渡导电层290不连续的风险大，导致过渡导电层290无法覆盖第一插塞261和第二插塞262暴露的顶面，导致后续形成与第一插塞261电连接、与第二插塞262电连接的导电结构的制造工艺的一致性差，不利于简化半导体结构的制造工艺。由此，通过使厚度m在2纳米以上，能够较好的确保第一插塞261顶面、第二插塞262顶面的过渡导电层290连续，更好的简化半导体结构的制造工艺。
132.在本实施例中，所述过渡导电层290的厚度m在5纳米以下。
133.由于通过选择性金属沉积工艺形成过渡导电层290，所述厚度m过大，意味着第一插塞261顶面与第二插塞262顶面的过渡导电层290之间接触的风险更大，因此，容易导致第一插塞261和第二插塞262之间短接，从而，造成半导体结构的可靠性变差。由此，通过控制过渡导电层290的厚度m，使过渡导电层290的厚度m在5纳米以下，减少了第一插塞261和第二插塞262之间短接的风险，提高了半导体结构的可靠性。
[0134][0135]
在本实施例中，所述隔离层203的材料包括氧化硅。
[0136]
所述栅极结构210包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于所述功函数层212表面的栅极层213。
[0137]
所述栅介质层211的材料包括：氧化硅或者高k介质材料，所述高k介质材料指的介电常数大于3.9的材料。
[0138]
所述功函数层212的材料包括：tin、tan、tial、tialc、taaln、tialn、tacn和aln中的一种或多种组合。
[0139]
所述栅极层213的材料包括：钨、铜、钴、氮化钛、钛、钽、氮化钽、钌、氮化钌和铝中的一种或多种的组合。
[0140]
在本实施例中，所述源漏插塞240顶部表面具有第一保护层243。
[0141]
在本实施例中，所述栅极结构210顶部表面具有第二保护层214。
[0142]
在本实施例中，所述半导体结构还包括：位于栅极结构210和源漏插塞240之间的栅侧墙215。
[0143]
在本实施例中，所述半导体结构还包括：位于第一介质层220和过渡导电层290表面的刻蚀停止层281。
[0144]
所述刻蚀停止层281的材料包括氧化铝、氮化铝和氮化硅中的至少一种。
[0145]
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。