半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.传统的cmos器件由于受玻尔兹曼限制，亚阈摆幅室温下存在最小值60mv/dec，所以随着cmos器件尺寸缩小，静态功耗随工作电压降低而指数上升。因此，cmos器件一般用于高性能技算，动态功耗占主导。而tfet器件将源极-沟道-漏极换成p-i-n结构，利用带隧穿作为导通机制，可以突破亚阈摆幅限制，实现极低静态泄漏电流以及更低的工作电压vdd，从而降低静态功耗。
3.目前的tfet器件与cmos器件混合集成工艺制备中，tfet器件采用不对称的源极与漏极结构，如p型tfet：源极采用ph/imp的方式掺杂n型离子，形成n型源极；漏极也采用ph/imp的方式掺杂p型离子，形成p型漏端。从而形成p-i-n结构类型的tfet。
4.然而，目前的tfet器件和cmos器件的集成工艺仍然存在问题。因此，有必要提供更有效、更可靠的技术方案。


技术实现要素：

5.本技术提供一种半导体结构及其形成方法，一方面可以实现tfet器件尺寸的进一步缩小，降低静态功耗，另一方面可以解决tfet器件的多晶硅栅极形成高阻的问题。
6.本技术的一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；在所述第一区域上形成第一掩膜层；刻蚀所述第一掩膜层暴露所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁外延生长形成源极；在所述第一区域上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层暴露所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁外延生长形成漏极，其中，所述源极和所述漏极具有相反的掺杂类型。
7.在本技术的一些实施例中，所述半导体衬底还包括第二区域，所述第二区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙。
8.在本技术的一些实施例中，在所述第一区域上形成第一掩膜层以及在所述第一区域上形成第二掩膜层时，在所述第二区域上也分别形成第一掩膜层以及第二掩膜层。
9.在本技术的一些实施例中，所述牺牲层的材料包括硅锗，所述沟道层的材料包括硅。
10.在本技术的一些实施例中，形成所述若干依次堆叠的牺牲层和沟道层的方法包括外延生长工艺。
11.在本技术的一些实施例中，所述伪栅极结构包括伪栅极和位于所述伪栅极侧壁的第一侧墙。
12.本技术的一个方面还提供一种半导体结构，包括：半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相反的掺杂类型。
13.在本技术的一些实施例中，所述半导体衬底还包括第二区域，所述第二区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙。
14.在本技术的一些实施例中，所述第二区域的半导体衬底表面还形成有源极和漏极，分别位于所述第二侧墙和沟道层侧壁，其中，所述源极和所述漏极具有相同的掺杂类型。
15.在本技术的一些实施例中，所述牺牲层的材料包括硅锗，所述沟道层的材料包括硅。
16.在本技术的一些实施例中，所述伪栅极结构包括伪栅极和位于所述伪栅极侧壁的第一侧墙。
17.本技术的另一个方面提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有伪栅极结构；在所述第一区域上形成第一掩膜层；刻蚀所述第一掩膜层暴露所述伪栅极结构第一侧的半导体衬底以及侧壁；刻蚀所述伪栅极结构第一侧的半导体衬底形成第一开口；在所述第一开口中外延生长形成源极；在所述第一区域上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层暴露所述伪栅极结构第二侧的半导体衬底以及侧壁；刻蚀所述伪栅极结构第二侧的半导体衬底形成第二开口；在所述第二开口中外延生长形成漏极，其中，所述源极和所述漏极具有相反的掺杂类型。
18.在本技术的一些实施例中，所述半导体衬底还包括第二区域，所述第二区域的半导体衬底表面形成有伪栅极结构。
19.在本技术的一些实施例中，在所述第一区域上形成第一掩膜层以及在所述第一区域上形成第二掩膜层时，在所述第二区域上也分别形成第一掩膜层以及第二掩膜层。
20.在本技术的一些实施例中，所述半导体结构还包括隔离结构，位于所述第一区域和所述第二区域之间的半导体衬底中，隔离所述第一区域和所述第二区域。
21.在本技术的一些实施例中，所述伪栅极结构包括伪栅极和位于所述伪栅极侧壁的第一侧墙。
22.本技术提供一种半导体结构及其形成方法，一方面将tfet器件结构特点与gaa结构特点结合，可以实现tfet器件尺寸的进一步缩小，降低静态功耗，另一方面将外延生长形成源漏极的方法用于平面cmos器件中，可以解决tfet器件的多晶硅栅极形成高阻的问题。
附图说明
23.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图
的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。
24.其中：
25.图1至图11为本技术一些实施例所述的半导体结构的形成方法中各步骤的结构示意图；
26.图12至图22为本技术另一些实施例所述的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
27.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
28.下面结合实施例和附图对本发明技术方案进行详细说明。
29.本技术的实施例提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有若干依次堆叠的牺牲层和沟道层，所述若干依次堆叠的牺牲层和沟道层表面形成有伪栅极结构，其中，所述牺牲层侧壁形成有第二侧墙；在所述第一区域上形成第一掩膜层；刻蚀所述第一掩膜层暴露所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第一侧的半导体衬底以及侧壁外延生长形成源极；在所述第一区域上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层暴露所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁；在所述第二侧墙和沟道层第二侧的半导体衬底以及侧壁外延生长形成漏极，其中，所述源极和所述漏极具有相反的掺杂类型。
30.图1至图11为本技术一些实施例所述的半导体结构的形成方法中各步骤的结构示意图。其中，图1为立体图，图2至图11为沿图1中的虚线框所做的截面图。下面结合附图对本技术实施例所述的半导体结构的形成方法进行详细说明。
31.参考图1所示，提供半导体衬底100，所述半导体衬底100包括第一区域101，所述第一区域101的半导体衬底100表面包括若干依次堆叠的牺牲层110和沟道层120。
32.在本技术的一些实施例中，所述半导体衬底100还包括第二区域102，所述第二区域102的半导体衬底表面也形成有若干依次堆叠的牺牲层110和沟道层120。所述第二区域102上的半导体结构可以与所述第一区域101上的半导体结构相同或不相同。在本技术的实施例中，将所述第一区域101和第二区域102的形成方法同时进行描述，是为了说明本技术的技术方案能够与常规半导体结构兼容。
33.在本技术的一些实施例中，最下面的一层为牺牲层110，最上面的一层也是牺牲层110。在本技术的另一些实施例中，最下面的一层为牺牲层110，最上面的一层也可以是沟道层120。只要能够实现全包围栅极(gaa)结构特征即可。
34.此外，需要说明的是，本技术实施例中，附图1中仅以两层沟道层120和三层牺牲层
110来作为示范，但这并不是对本技术的限制。所述沟道层120和所述牺牲层110的数量也可以是其他数量，只要能实现全包围栅极结构中金属栅极包围硅通道的特征即可。具体地，所述沟道层120和所述牺牲层110的数量可以根据工艺的难度以及整体结构的厚度来设计，在整体结构厚度不能太厚的情况下，可以在工艺允许的情况下设置更多层数，增加电子迁移效率。
35.在本技术的一些实施例中，所述半导体衬底100的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底100可以被掺杂(例如，p型衬底或n型衬底)。在本技术的一些实施例中，所述半导体衬底100可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
36.在本技术的一些实施例中，所述牺牲层110的材料包括硅锗，所述沟道层120的材料包括硅。
37.在本技术的一些实施例中，所述牺牲层110的材料为硅锗，所述沟道层120的材料为硅时，形成所述若干依次堆叠的牺牲层110和沟道层120的方法包括外延生长工艺。在本技术的另一些实施例中，也可以通过其他任何合适的方法(例如气相沉积工艺)来形成所述若干依次堆叠的牺牲层110和沟道层120。
38.参考图2所示，在所述第一区域101和第二区域102的牺牲层110和沟道层120顶面分别形成伪栅极结构130。所述伪栅极结构130用于定义金属栅极的位置，在后续工艺中，所述伪栅极结构130会被替换成金属栅极结构。
39.在本技术的一些实施例中，所述伪栅极结构130包括伪栅极和位于所述伪栅极侧壁的第一侧墙(图中未示出)，所述伪栅极的材料例如为多晶硅，所述第一侧墙的材料例如为氮化硅。
40.参考图3所示刻蚀所述伪栅极结构130两侧的牺牲层110和沟道层120至暴露所述半导体衬底100表面，并同时在所述伪栅极结构130下方的牺牲层110侧壁形成凹陷111。由于所述牺牲层110和所述沟道层120是不同的材料，因此可以利用其不同的刻蚀速率，选择刻蚀牺牲层110更快的刻蚀溶液来进行刻蚀，这样由于刻蚀速率的区别，就会在牺牲层110的侧壁刻蚀出凹陷111，而所述沟道层120侧壁的刻蚀量极少，甚至可以忽略。
41.在本技术的另一些实施例中，也可以是先刻蚀所述伪栅极结构130两侧的牺牲层110和沟道层120至暴露所述半导体衬底100表面；然后再选择对牺牲层110和沟道层120的刻蚀选择比极高的刻蚀溶液来单独刻蚀所述牺牲层110的。
42.在本技术的一些实施例中，刻蚀所述伪栅极结构130两侧的牺牲层110和沟道层120至暴露所述半导体衬底100表面，并同时在所述伪栅极结构130下方的牺牲层110侧壁形成凹陷111使用的刻蚀溶液可以为常规干法异性刻蚀溶液或原子层刻蚀溶液等能够刻蚀硅锗的刻蚀溶液。
43.参考图4所示，在所述牺牲层110侧壁的凹陷111中形成第二侧墙140。所述第二侧墙140的材料例如为氧化硅、氮化硅等。
44.参考图5所示，在所述第一区域101和所述第二区域102上形成第一掩膜层151。本技术的技术方案可以对第一区域101上的半导体结构进行改进，为了使改进后的工艺能够与其他半导体结构的工艺兼容，因此需要将其他区域(例如第二区域102)使用掩膜保护起
来。
45.在本技术的一些实施例中，所述第一掩膜层151的材料包括氧化硅或氮化硅等。形成所述第一掩膜层151的方法包括化学气相沉积工艺或物理气相沉积工艺等。
46.参考图6所示刻蚀所述第一区域101的第一掩膜层151暴露所述第二侧墙140和沟道层120第一侧的半导体衬底100以及侧壁。所述刻蚀例如为湿法刻蚀。
47.参考图7所示，在所述第二侧墙140和沟道层120第一侧的半导体衬底100以及侧壁外延生长形成源极161。所述源极161为p型掺杂或n型掺杂。形成所述源极161的方式例如为原位掺杂。
48.参考图8所示，在所述第一区域101和所述第二区域102上形成第二掩膜层152。
49.在本技术的一些实施例中，所述第二掩膜层152的材料包括氧化硅或氮化硅等。形成所述第二掩膜层152的方法包括化学气相沉积工艺或物理气相沉积工艺等。
50.参考图9所示，刻蚀所述第二掩膜层152和所述第一掩膜层151暴露所述第一区域101的第二侧墙和沟道层第二侧的半导体衬底以及侧壁以及暴露所述第二区域102的第二侧墙和沟道层两侧的半导体衬底以及侧壁。所述刻蚀例如为湿法刻蚀。
51.参考图10所示，在所述第一区域101的第二侧墙和沟道层第二侧的半导体衬底以及侧壁外延生长形成漏极162，其中，所述第一区域101的源极161和所述漏极162具有相反的掺杂类型。例如，所述源极161为p型掺杂时，所述漏极162为n型掺杂；所述源极161为n型掺杂时，所述漏极162为p型掺杂。形成所述漏极162的方式例如为原位掺杂。同时在所述第二区域102的第二侧墙和沟道层两侧的半导体衬底以及侧壁外延生长形成源极171和漏极172。所述源极171和所述漏极172的掺杂类型相同。
52.参考图11所示，去除所述第二掩膜层152。去除所述第二掩膜层152的方法例如为湿法刻蚀。
53.在本技术的另一些实施例中，也可以先在所述第一区域101形成源极和漏极后，再在所述第二区域102中形成源极和漏极；或者先在所述第二区域102中形成源极和漏极后，再在所述第一区域101形成源极和漏极。
54.本技术所述的一种半导体结构的形成方法中，将tfet器件结构特点(即源极和漏极具有相反的掺杂类型)与gaa(gate-all-around，栅极全包围结构)结构特点结合，可以实现tfet器件尺寸的进一步缩小，降低静态功耗。
55.本技术的实施例还提供一种半导体结构，参考图11，包括：半导体衬底100，所述半导体衬底100包括第一区域101，所述第一区域101的半导体衬底100表面形成有若干依次堆叠的牺牲层110和沟道层120，所述若干依次堆叠的牺牲层110和沟道层120表面形成有伪栅极结构130，其中，所述牺牲层110侧壁形成有第二侧墙140；源极161和漏极162，分别位于所述第二侧墙140和沟道层120侧壁，其中，所述源极161和所述漏极162具有相反的掺杂类型。
56.参考图11所示，所述半导体衬底100包括第一区域101，所述第一区域101的半导体衬底100表面包括若干依次堆叠的牺牲层110和沟道层120。
57.在本技术的一些实施例中，所述半导体衬底100还包括第二区域102，所述第二区域102的半导体衬底表面也形成有若干依次堆叠的牺牲层110和沟道层120。所述第二区域102上的半导体结构可以与所述第一区域101上的半导体结构相同或不相同。在本技术的实施例中，将所述第一区域101和第二区域102的结构同时进行描述，是为了说明本技术的技
术方案能够与常规半导体结构兼容。
58.在本技术的一些实施例中，最下面的一层为牺牲层110，最上面的一层也是牺牲层110。在本技术的另一些实施例中，最下面的一层为牺牲层110，最上面的一层也可以是沟道层120。只要能够实现全包围栅极(gaa)结构特征即可。
59.此外，需要说明的是，本技术实施例中，附图11中仅以两层沟道层120和三层牺牲层110来作为示范，但这并不是对本技术的限制。所述沟道层120和所述牺牲层110的数量也可以是其他数量，只要能实现全包围栅极结构中金属栅极包围硅通道的特征即可。具体地，所述沟道层120和所述牺牲层110的数量可以根据工艺的难度以及整体结构的厚度来设计，在整体结构厚度不能太厚的情况下，可以在工艺允许的情况下设置更多层数，增加电子迁移效率。
60.在本技术的一些实施例中，所述半导体衬底100的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底100可以被掺杂(例如，p型衬底或n型衬底)。在本技术的一些实施例中，所述半导体衬底100可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
61.在本技术的一些实施例中，所述牺牲层110的材料包括硅锗，所述沟道层120的材料包括硅。
62.在本技术的一些实施例中，所述牺牲层110的材料为硅锗，所述沟道层120的材料为硅时，形成所述若干依次堆叠的牺牲层110和沟道层120的方法包括外延生长工艺。
63.继续参考图11所示，在所述第一区域101和第二区域102的牺牲层110和沟道层120顶面分别形成有伪栅极结构130。所述伪栅极结构130用于定义金属栅极的位置，在后续工艺中，所述伪栅极结构130会被替换成金属栅极结构。
64.在本技术的一些实施例中，所述伪栅极结构130包括伪栅极和位于所述伪栅极侧壁的第一侧墙(图中未示出)，所述伪栅极的材料例如为多晶硅，所述第一侧墙的材料例如为氮化硅。
65.继续参考图11所示，在所述牺牲层110侧壁形成有第二侧墙140。所述第二侧墙140的材料例如为氧化硅、氮化硅等。
66.继续参考图11所示，在所述第一区域101的第二侧墙140和沟道层120两侧的半导体衬底100以及侧壁形成有源极161和漏极162，其中，所述第一区域101的源极161和所述漏极162具有相反的掺杂类型。例如，所述源极161为p型掺杂时，所述漏极162为n型掺杂；所述源极161为n型掺杂时，所述漏极162为p型掺杂。
67.继续参考图11所示，在所述第二区域102的第二侧墙和沟道层两侧的半导体衬底以及侧壁形成有源极171和漏极172。所述源极171和所述漏极172的掺杂类型相同。
68.本技术所述的一种半导体结构，将tfet器件结构特点(即源极和漏极具有相反的掺杂类型)与gaa(gate-all-around，栅极全包围结构)结构特点结合，可以实现tfet器件尺寸的进一步缩小，降低静态功耗。
69.本技术所述的通过外延生长的方式形成具有不同掺杂类型的源极和漏极的技术方案不仅可以用于gaa结构，还可以用于其他半导体结构，例如平面cmos结构或finfet结构等。下面再以平面cmos结构作为示例进行说明。
70.本技术的实施例还提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括第一区域，所述第一区域的半导体衬底表面形成有伪栅极结构；在所述第一区域上形成第一掩膜层；刻蚀所述第一掩膜层暴露所述伪栅极结构第一侧的半导体衬底以及侧壁；刻蚀所述伪栅极结构第一侧的半导体衬底形成第一开口；在所述第一开口中外延生长形成源极；在所述第一区域上形成第二掩膜层；刻蚀所述第二掩膜层和所述第一掩膜层暴露所述伪栅极结构第二侧的半导体衬底以及侧壁；刻蚀所述伪栅极结构第二侧的半导体衬底形成第二开口；在所述第二开口中外延生长形成漏极，其中，所述源极和所述漏极具有相反的掺杂类型。
71.图12至图22为本技术另一些实施例所述的半导体结构的形成方法中各步骤的结构示意图。
72.参考图12所示，提供半导体衬底200，所述半导体衬底200包括第一区域201，所述第一区域201的半导体衬底200表面形成有伪栅极结构220。
73.在本技术的一些实施例中，所述半导体衬底200还包括第二区域202，所述第二区域202的半导体衬底表面也形成有伪栅极结构220。所述第二区域202上的半导体结构可以与所述第一区域201上的半导体结构相同或不相同。在本技术的实施例中，将所述第一区域201和第二区域202的结构同时进行描述，是为了说明本技术的技术方案能够与常规半导体结构的形成方法兼容。
74.在本技术的一些实施例中，所述半导体衬底200的材料包括(i)元素半导体，例如硅或锗等；(ii)化合物半导体，例如碳化硅、砷化镓、磷化镓或磷化铟等；(iii)合金半导体，例如硅锗碳化物、硅锗、磷砷化镓或磷化镓铟等；或(iv)上述的组合。此外，所述半导体衬底200可以被掺杂(例如，p型衬底或n型衬底)。在本技术的一些实施例中，所述半导体衬底200可以掺杂有p型掺杂剂(例如，硼、铟、铝或镓)或n型掺杂剂(例如，磷或砷)。
75.在本技术的一些实施例中，所述半导体结构还包括隔离结构210，位于所述第一区域201和所述第二区域202之间的半导体衬底中，隔离所述第一区域201和所述第二区域202。所述隔离结构210的材料包括氧化硅、氮化硅等。所述隔离结构210用于隔离第一区域201和第二区域202之间的串扰。
76.在本技术的一些实施例中，所述伪栅极结构220包括伪栅极和位于所述伪栅极侧壁的第一侧墙(图中未示出)。所述伪栅极的材料例如为多晶硅，所述第一侧墙的材料例如为氮化硅。所述伪栅极结构220用于定义金属栅极的位置，在后续工艺中，所述伪栅极结构220会被替换成金属栅极结构。
77.参考图13所示，在所述第一区域201和所述第二区域202上形成第一掩膜层231。本技术的技术方案可以对第一区域201上的半导体结构进行改进，为了使改进后的工艺能够与其他半导体结构的工艺兼容，因此需要将其他区域(例如第二区域202)使用掩膜保护起来。
78.在本技术的一些实施例中，所述第一掩膜层231的材料包括氧化硅或氮化硅等。形成所述第一掩膜层231的方法包括化学气相沉积工艺或物理气相沉积工艺等。
79.参考图14所示，刻蚀所述第一区域201的第一掩膜层231暴露所述第一区域201的伪栅极结构220第一侧的半导体衬底200以及侧壁。所述刻蚀例如为湿法刻蚀。
80.参考图15所示，刻蚀所述伪栅极结构220第一侧的半导体衬底200形成第一开口
241。所述刻蚀例如为湿法刻蚀，所述第一开口241用于形成源极或漏极。所述第一开口241的尺寸与源极或漏极的尺寸相匹配。
81.参考图16所示，在所述第一开口241中外延生长形成源极251。所述源极251为p型掺杂或n型掺杂。形成所述源极251的方式例如为原位掺杂。
82.在目前与平面cmos结构兼容的tfet器件形成过程中，由于tfet器件的p-i-n结构(即源漏掺杂类型不同)，同一伪栅极结构会同时经过很多步的不同型的离子注入，这种过程容易造成伪栅极多晶硅由于注入的不同型离子不能相互中和，而最后导致伪栅极形成高阻值，影响器件可靠性。而在本技术的技术方案中，不采用离子注入的方式，而是采用外延生长的方式来形成源漏极，避免伪栅极受到不同类型掺杂离子的影响，提高器件性能。
83.参考图17所示，在所述第一区域201和所述第二区域202上形成第二掩膜层232。
84.在本技术的一些实施例中，所述第二掩膜层232的材料包括氧化硅或氮化硅等。形成所述第二掩膜层232的方法包括化学气相沉积工艺或物理气相沉积工艺等。
85.参考图18所示，刻蚀所述第一区域201的第二掩膜层232和所述第一掩膜层231暴露所述第一区域201的伪栅极结构220第二侧的半导体衬底200以及侧壁。所述刻蚀例如为湿法刻蚀。
86.参考图19所示，刻蚀所述第一区域201的伪栅极结构220第二侧的半导体衬底200形成第二开口242。所述刻蚀例如为湿法刻蚀，所述第二开口242用于形成源极或漏极。所述第二开口242的尺寸与源极或漏极的尺寸相匹配。
87.参考图20所示，在所述第二开口242中外延生长形成漏极252，其中，所述源极251和所述漏极252具有相反的掺杂类型。例如，所述源极251为p型掺杂时，所述漏极252为n型掺杂；所述源极251为n型掺杂时，所述漏极252为p型掺杂。形成所述漏极252的方式例如为原位掺杂。
88.参考图21所示，去除所述第一掩膜层231和第二掩膜层232。去除所述第一掩膜层231和第二掩膜层232的方法例如为湿法刻蚀等。
89.参考图22所示，使用离子注入工艺在所述第二区域202的为栅极结构220两侧的半导体衬底200中形成源极261和漏极262，所述源极261和漏极262具有相同的掺杂类型。
90.在本技术的一些实施例中，可以先在所述第一区域201形成源极和漏极后，再在所述第二区域202中形成源极和漏极；也可以先在所述第二区域202中形成源极和漏极后，再在所述第一区域201形成源极和漏极。
91.本技术所述的一种半导体结构的形成方法，将外延生长形成源漏极的方法用于平面cmos器件中，可以解决tfet器件的多晶硅栅极形成高阻的问题。
92.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
93.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
94.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
95.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
96.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。