半导体装置的制作方法

1.本发明实施例涉及半导体装置，尤其涉及具有鳍片结构的半导体装置。


背景技术：

2.随着半导体装置尺寸的缩小，制造工艺中的变异增加制造工艺错误的可能，而导致半导体装置的短路或开路。制造工艺变异包括不预期的图案偏移、不均匀的材料沉积厚度及/或蚀刻后残留在半导体装置上的残留物。偏移的图案会增加半导体装置中部件对不准的风险，而增加电介质击穿或意外短路的可能性。不均匀的沉积会导致蚀刻工艺可能会在这种材料的部位中意外露出装置中通常绝缘的部件。蚀刻残留物增加了短路的风险，因为导电或半导体材料在配置为电性隔离半导体装置元件的绝缘材料之下形成桥接。


技术实现要素：

3.本发明实施例提供一种半导体结构，包括：有源区，在基板上方沿着第一方向延伸，其中有源区包括从源极区通过通道区延伸到漏极区的导电路径；栅极电介质，在通道区的表面上；隔离鳍片，在有源区的第一侧，其中隔离鳍片包括：第一鳍片区，相邻源极区，且具有第一鳍片宽度；第二鳍片区，相邻通道区，且具有第二鳍片宽度；以及第三鳍片区，相邻漏极区，且具有第一鳍片宽度，其中第一鳍片宽度大于第二鳍片宽度；以及栅极电极，在通道区中抵接栅极电介质。
4.本发明实施例提供一种半导体结构的形成方法，包括：在基板上方制造沿着第一方向延伸的有源区鳍片，其中有源区鳍片包括源极区、漏极区、以及位于源极区和漏极区之间的通道区；在有源区鳍片旁边制造隔离结构；在有源区鳍片旁边、在隔离结构上方，制造多个隔离鳍片；修整邻近于有源区鳍片的通道区的多个第一鳍片区中的隔离鳍片；以及沉积栅极电极材料抵接第一鳍片区以及通道区中的栅极电介质。
5.本发明实施例提供一种半导体结构，包括：晶体管有源区，有源区包括：源极部分；漏极部分；以及通道部分，位于源极部分和漏极部分之间；栅极电介质，在晶体管有源区的通道部分上；隔离鳍片，在晶体管有源区旁边，其中隔离鳍片沿着晶体管有源区在第一方向上延伸，且其中源极部分和漏极部分至隔离鳍片的距离为第一间隔距离，第一间隔距离以垂直于第一方向的第二方向上测量；以及栅极电极，抵接通道部分上的栅极电介质，且抵接隔离鳍片，其中栅极电介质具有在隔离鳍片和栅极电介质之间的第二方向上测量的栅极电极宽度，栅极电极宽度大于第一间隔距离。
附图说明
6.以下将配合所附附图详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可任意地放大或缩小单元的尺寸，以清楚地表现出本发明实施例的特征。
7.图1a根据本公开的一些实施例，示出半导体装置在制造工艺中的示意图。
8.图1b根据本公开的一些实施例，示出半导体装置的俯视图。
9.图2根据本公开的一些实施例，示出用于制造半导体装置的方法的流程图。
10.图3a、图3b、图3c、图3d、图3e、图3f、图3g、和图3h根据本公开的一些实施例，示出半导体装置在各个制造阶段的示意图。
11.附图标记如下：
12.100:装置
13.102:柱
14.104:隔离结构
15.105a,105b:有源区
16.106:第一半导体材料
17.107a,107b:导电路径
18.108:牺牲介电材料
19.109a:源极部分
20.109b:通道部分
21.109c,109d,109e:漏极部分
22.110:第二半导体材料
23.110a,110b:导电路径
24.111:介电填充物
25.111a,111b:栅极电极
26.112:隔离鳍片
27.114a:源极接触区、源极区
28.114b:漏极接触区、漏极区
29.116a:第一修整区、修整区
30.116b:第二修整区、修整区
31.117a:源极漏极(源极/漏极(sd))侧修整区
32.117b:栅极侧修整区
33.118:通道区
34.118a:通道修整区
35.119a,119b:有源区间隔物
36.124:修整隔离鳍片区
37.130:第一通道间隔距离
38.132:隔离鳍片宽度
39.134,136,139:间隔距离
40.138:隔离鳍片宽度
41.140:第二通道间隔距离
42.142a,142b:间隔物
43.200:方法
44.202,204,206,208,210,212,214,216,218,220,222:操作
45.300:装置
46.302:基板
47.304:隔离结构
48.306:基板柱、半导体柱
49.308:有源区鳍片
50.308a:第一半导体材料
51.308b:第二半导体材料
52.309:晶体管有源区、有源区
53.310:硬掩模堆叠
54.312:第一硬掩模层、硬掩模层
55.314:第二硬掩模层、硬掩模层
56.316:硬掩模层
57.318:盖层
58.320:牺牲介电层
59.322:介电填充材料
60.324:介电填充物
61.325:隔离鳍片
62.326:虚设栅极衬层、虚设栅极间隔物
63.328:多晶硅层
64.330:氮化物硬掩模
65.332:氧化物硬掩模
66.334:虚设栅极电极
67.336:栅极电极间隔物
68.338:有源区间隔物
69.340:介电衬层
70.342:介电材料
71.344:介电硬掩模
72.346:源极/漏极区
73.348:栅极电极区
具体实施方式
74.以下公开提供了许多的实施例或范例，用于实施所提供的标的物的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在各种范例中重复参考数值以及/或字母。如此重复是为了简明和清楚的目的，而非用以表示所讨论的不同实施例及/或配置之间的关系。
75.再者，其中可能用到与空间相对用词，例如“在
……
之下”、“下方”、“较低的”、“上方”、“较高的”等类似用词，是为了便于描述附图中一个(些)部件或特征与另一个(些)部件
或特征之间的关系。空间相对用词用以包括使用中或操作中的装置的不同方位，以及附图中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，其中所使用的空间相对形容词也将依转向后的方位来解释。
76.随着半导体装置中电路元件的尺寸缩小，制造工艺变异增加了半导体装置短路的可能性。可以减少装置短路通过提高半导体装置中导电元件之间的介电材料的品质。也可以减少装置短路通过调整制造工艺以减少存在于半导体装置的导电元件之间的纤梁(stringer)。纤梁是导电材料的细丝，在导电元件之间延伸并提供路径给电流在导电元件之间流动。纤梁是在例如蚀刻及/或清洁工艺期间未被去除的残留导电材料，并且可能导致或促成半导体装置中的短路。此外，随着半导体装置中电路元件的尺寸缩小，沉积材料用于形成栅极电极变得越来越困难，尤其是全绕式栅极(gateallaround,gaa)半导体装置。
77.在一些半导体装置中，当位于源极区或漏极区(sd区)之间的介电材料被蚀刻工艺所腐蚀时，会导致晶体管的有源区与晶体管的栅极电极短路。介电材料的腐蚀允许栅极电极材料与有源区的源极/漏极(sd)区直接接触。在本公开中，通过形成沿着有源区的侧壁延伸的有源区间隔物和与有源区接壤的鳍片，降低了有源区的栅极电极和源极/漏极(sd)区之间短路的频率。在一些实施例中，有源区间隔物包括比在半导体中形成栅极电极期间在有源区的通道区中被蚀刻的材料更耐蚀刻工艺的材料。在一些实施例中，制造有源区间隔物通过蚀刻沿着有源区的侧壁延伸的隔离鳍片的牺牲介电层的一部分，并且沉积间隔物材料到所形成的凹槽中。在一些实施例中，有源区间隔物和牺牲介电材料皆沿着有源区的侧壁在源极/漏极(sd)区和晶体管的通道区之间延伸。在一些实施例中，在通道区上方制造栅极电极之后，有源区间隔物沿着侧壁残留在源极/漏极(sd)区和通道区之间，且牺牲介电材料被完全去除。(例如，有源区间隔物材料沿着晶体管的源极/漏极(sd)区的全长将源极/漏极(sd)区与原来的隔离鳍片材料隔开)。
78.在一些半导体装置中，沉积用于栅极电极结构的栅极电极材料(半导体材料、纯金属、或金属合金)中会形成空隙。空隙是一种不均匀的填充图案，由于一些原因造成，例如材料以较慢的速度沉积在要被填充的体积的下部，而以较快的速度沉积在要被填充的体积的上部。在一些类型的不均匀填充期间，在要被填充的体积的侧壁上沉积的材料会封闭开口的顶部，而进一步阻止沉积材料在要被填充的体积的下侧壁，因而形成空隙。空隙会导致栅极电极电阻的升高、晶体管开关速度偏离原设计、以及装置寿命的缩短。在一些情况下，栅极电极材料的电子迁移会导致半导体装置的断路或“开路”，而造成晶体管故障。
79.在全绕式栅极(gaa)半导体装置中，栅极电极是栅极电极材料(举例来说，例如钨等的纯金属)的一部分。可以沉积栅极电极材料到开口中并抵接栅极介电材料。栅极介电材料将栅极电极材料与有源区的通道区电性隔离。在全绕式栅极(gaa)半导体装置中，可以通过在开口中沉积栅极电极材料抵接栅极介电材料，例如溅镀。在一些实施例中，溅镀栅极电极材料到加热的基板上以促进栅极电极材料移动到溅镀源被全绕式栅极(gaa)半导体装置的导电路径/通道部分所屏蔽而要被填充的体积的部分中。
80.图1a根据本公开的一些实施例，示出半导体装置在制造工艺中的示意图。在图1a中，半导体装置100包括从基板(未示出，但参见图3a中的基板302如下)向上延伸的基板材料柱102。在基板上方以及沿着柱102的侧壁形成隔离结构104(例如，浅隔离结构(shallowisolationstructure,sti))。有源区105a包括第一半导体材料106和第二半导体
材料110的交替层。第二半导体材料110包括至少一个导电路径107a，上述导电路径107a包括源极部分109a、通道部分109b、和漏极部分109c。有源区105a的至少一个导电路径107a以大致上平行的方式在基板材料柱102上方延伸。至少一个导电路径107a的端部(例如，源极部分109a和漏极部分109c)嵌入于第一半导体材料106中。在有源区105a中，源极接触区114a是半导体装置从有源区的第一侧的隔离鳍片到有源区的第二侧的第二隔离鳍片的一部分，其中源极接触件(未示出)沿着导电路径107a的端部延伸并电性连接到至少一个导电路径107a的源极部分109a。在至少一个导电路径107a的源极端处的源极接触区114a中沉积源极接触件(未示出)之后，源极接触件、介电填充物111、牺牲介电材料108、和第一半导体材料106沿着有源区105a的侧边延伸围绕有源区间隔物119a的侧边。漏极接触区114b是半导体装置从有源区的第一侧的隔离鳍片延伸到有源区的第二侧的第二隔离鳍片的一部分，其中漏极接触件(未示出)沿着导电路径107a的端部延伸并电性连接到至少一个导电路径107a的漏极部分109c。在至少一个导电路径107a的漏极端处沉积漏极接触件(未示出)之后，漏极接触件、介电填充物111、牺牲介电材料108、和第一半导体材料106沿着有源区105a的侧边延伸围绕有源区间隔物119b的侧边。通道区118在源极接触区114a和漏极接触区114b之间，并且是栅极电极(未示出)围绕至少一个导电路径107a的通道部分109b之处。通道区118从有源区105a的第一侧的隔离鳍片112延伸到有源区105a的相对侧的第二隔离鳍片。修整区(trimzone)116a在通道区118和源极接触区114a之间。修整区116b在通道区118和漏极接触区114b之间。
81.隔离鳍片112的侧壁邻近并平行延伸于有源区105a的侧壁，且平行于其中的至少一个导电路径107a。隔离鳍片112包括牺牲介电材料108和介电填充材料111。隔离鳍片112使得位于隔离鳍片两侧的有源区彼此电性隔离。配置牺牲介电材料108位于隔离鳍片的外部以被部分地去除，而允许(1)增加隔离鳍片112和有源区105a中的至少一个导电路径107a的通道部分109b之间的空间(以减少在沉积栅极电极材料期间形成空隙的可能性)以及(2)沉积有源区间隔物(参见有源区间隔物119a、119b进一步描述如下)，这提供了额外的保护，防止通道区118中沉积的栅极电极材料和在源极区114a中沉积的的源极接触件(未示出)之间的贯穿(punchthrough)，或者防止通道区118中沉积的栅极电极材料和在漏极区114b中沉积的的漏极接触件(未示出)之间的贯穿。在半导体装置的制造工艺中，当蚀刻工艺意外地穿透介电材料时会发生贯穿。在经历贯穿的半导体装置上沉积导电材料，会造成导电材料沉积在介电材料贯穿所形成的开口中，而产生短路。
82.半导体装置100包括隔离鳍片112的第一修整区116a和第二修整区116b。第一修整区116a在通道区118和源极接触区114a之间，并且在介电填充物111和第一半导体材料106之间。第二修整区116b在通道区118和漏极接触区114b之间，并且在介电填充物111和第一半导体材料106之间。通道修整区118a在第一修整区116a和第二修整区116b之间，且通道修整区118a对应于在通道区118中沉积栅极电极材料之前，去除(修整)牺牲介电材料108的一部分。
83.第一修整区116a和第二修整区116b各自细分为最靠近通道修整区118a的栅极侧修整区117b和最远离通道修整区118a的源极/漏极(sd)侧修整区117a。在半导体装置100中，第一修整区116a中的源极/漏极(sd)侧修整区117a填充有有源区间隔物119a，且第二修整区116b填充有有源区间隔物119b。在第一修整区116a和第二修整区116b中，源极/漏极
(sd)侧修整区117a大于栅极侧修整区117b。在一些实施例中，源极/漏极(sd)侧修整区小于整个第一修整区或整个第二修整区以避免有源区间隔物突出进入通道区中。栅极侧修整区117b在有源区间隔物(参见有源区间隔物119a和119b)和通道修整区之间提供缓冲，以降低有源区间隔物在栅极电极材料填充工艺中造成空隙的可能性。
84.在一些实施例中，第一修整区和第二修整区的长度小于半导体装置的通道长度(例如通道区118的尺寸或位于源极部分109a和漏极部分109c之间的通道部分109b的尺寸)。在一些实施例中，第一修整区和第二修整区在5nm至10nm之间。
85.图1b根据一些实施例，示出半导体装置100的俯视图。为了清楚起见，在图1a和图1b具有相同结构和功能的半导体装置100的元件具有相同的元件符号。本领域技术人员可以理解，本公开的主题的并不限于本文所描述的实施例，其他实施例也在本公开考虑的范围内。在图1b中，有源区105a包括在至少一个导电路径107a的任一侧上的第一半导体材料106的部分。有源区105b包括在至少一个导电路径107b的任一侧上的第一半导体材料106的部分。隔离鳍片112位于有源区105a和有源区105b之间。隔离鳍片112的修整隔离鳍片区124位于有源区105a和有源区105b之间。栅极介电材料(未示出)在有源区105a的通道区118中至少一个导电路径107a的上方。栅极介电材料(未示出)在有源区105b的通道区118中至少一个导电路径107b的上方。
86.有源区105a的导电路径107a和有源区105b的导电路径107b之间的距离为第一通道间隔距离130。在一些实施例中，第一通道间隔距离不小于15nm且不大于30nm，尽管其他通道间隔距离也在本公开的考虑范围内。小于15nm的通道间隔距离难以在半导体基板上再现，因为(1)图案转移的困难，例如在紫外光刻期间；以及(2)蚀刻具有笔直边缘的部件的困难。
87.至少一个导电路径107a和修整的隔离鳍片区124之间的间隔距离为第二通道间隔距离140，且至少一个导电路径107b和修整的隔离鳍片区124之间的间隔距离为第二通道间隔距离140。在一些实施例中，第二通道间隔距离的范围在6nm至约24nm之间。第二通道间隔距离小于约6nm会导致半导体装置在栅极电极中具有空隙。大于24nm的间隔距离足够大，使得在沉积栅极电极材料期间，填充栅极电极材料到修整的隔离鳍片区和导电路径的通道部分之间的空间中，不太可能具有空隙。
88.隔离鳍片宽度132是没有任何修整的隔离鳍片112的宽度。隔离鳍片宽度132包括在隔离鳍片112的中心处的介电填充物111的宽度、以及在隔离鳍片112的外侧处的牺牲介电材料108的厚度(例如，参见间隔距离136)。在一些实施例中，隔离鳍片宽度132的范围在12nm至30nm之间。隔离鳍片宽度小于12nm会使得没有足够的材料以(1)提供隔离鳍片外侧的牺牲介电材料和隔离鳍片内部的介电填充物；(2)使晶体管接触件或栅极电极彼此绝缘；(3)形成不会增加横跨隔离鳍片的短路风险；或(4)避免相邻晶体管的接触件/栅极电极之间的寄生电容。
89.在通道区118中的隔离鳍片112被修整之后，修整的隔离鳍片区124的宽度为隔离鳍片宽度138。在一些实施例中，隔离鳍片宽度138的范围在6nm至20nm之间。隔离鳍片宽度138小于6nm会导致半导体装置具有较高的“桥接”短路风险。在半导体装置的化学机械抛光(chemicalmechanicalpolishing,cmp)(或平面化)之后，在相邻晶体管的栅极电极之间延伸的“桥接”短路会残留在相邻的栅极电极之间。隔离鳍片宽度大于20nm，隔离鳍片所使用
的半导体装置面积的比例会降低半导体装置的晶体管密度。
90.隔离鳍片112和有源区105a的至少一个导电路径107a之间的间隔距离为间隔距离136，且隔离鳍片112和有源区105b的至少一个导电路径107b之间的间隔距离为间隔距离136。在一些实施例中，间隔距离136等于作为制造隔离鳍片的操作的一部分而沉积在有源区鳍片的侧边的牺牲介电材料的厚度。在一些实施例中，间隔距离136不小于3nm且不大于10nm。间隔距离136小于3nm会导致有源区间隔物材料的沉积易于不均匀的覆盖，而由于半导体装置中不预期的贯穿，增加短路的可能性。间隔距离136大于10nm会导致半导体装置的隔离鳍片的宽度干扰半导体装置中所实现晶体管密度的规格。
91.在穿过有源区的导电路径(参见有源区105a中的导电路径107a)的侧边与牺牲介电材料的侧边之间的距离为间隔距离139。间隔距离139对应于有源区中第一半导体材料(例如半导体盖层材料)的厚度，并且在用于形成有源区鳍片的制造步骤和制造邻近基板柱的隔离结构期间，通过施加到半导体装置的图案所决定。
92.在图1b中，栅极电极111a在有源区105a的至少一个导电路径107a上方的通道区118中。栅极电极111b在有源区105b的至少一个导电路径107b上方的通道区118中。导电路径107a和导电路径107b分别与修整的隔离鳍片区124之间的初始间隔距离为间隔距离134。
93.间隔物142a(栅极电极间隔物)在源极部分109a的顶面上方，与有源区105a的第一修整区116a对齐，且在源极部分109d上方，与有源区105b的第一修整区116a对齐。间隔物142b在漏极部分109c的顶面上方，与有源区105a的第二修整区116b对齐，且在漏极部分109e的顶面上方，与有源区105b的第二修整区116b对齐。在一些实施例中，间隔物142a和142b为氮化硅、氮氧化硅、或一些其他可以被配置使晶体管的接触件彼此绝缘的介电材料。
94.图2根据一些实施例，示出用于制造半导体装置的方法200的流程图。方法200包括操作202，其中在基板上方制造有源区鳍片(参见图3a中的有源区鳍片308)。下面图3a和图3b根据实施例方法200，示出制造半导体装置300的示意图。半导体装置300类似于上面图1a-图1b中描述的半导体装置100，尽管半导体装置100中的元件符号不同于半导体装置300。
95.操作202包括与制造有源区鳍片相关的步骤，其包括与沉积半导体材料的交替层、沉积硬掩模层、以及蚀刻硬掩模层和半导体材料层以露出半导体材料层下方的基板相关的步骤。在操作202中，沉积第一半导体材料(参见第一半导体材料308a)和第二半导体材料(参见第二半导体材料308b)的多个交替层在基板302上方。第一半导体材料和第二半导体材料是不同的半导体材料。沉积第一半导体材料在基板上(参见图3a中的基板302)，且第一半导体材料308a的交替层分开第二半导体材料308b的交替层。第二半导体材料308b的交替层形成半导体装置300中晶体管的源极、漏极、和通道区的导电路径(参见图1a中至少一个导电路径107a)。在一些实施例中，第一半导体材料在例如液体蚀刻工艺期间具有比第二半导体材料更高的蚀刻速率，这允许去除第二半导体材料308b周围的第一半导体材料308a以形成用于全绕式栅极(gaa)半导体装置的栅极电极的开口。
96.在一些实施例中，沉积第一半导体材料和第二半导体材料通过溅镀。在一些实施例中，沉积第一半导体材料和第二半导体材料通过化学气相沉积(chemicalvapordeposition,cvd)工艺。在一些实施例中，沉积第一半导体材料和第二半导体材料通过物理气相沉积(physicalvapordeposition,pvd)工艺。在一些实施例中，沉积第
二半导体材料的层比沉积第一半导体材料的层具有更大的(垂直)厚度。在一些实施例中，沉积第一半导体材料的层比沉积第二半导体材料的层具有更大的(垂直)的厚度。在一些实施例中，第一半导体材料为硅(si)、硅锗(sige)、砷化镓(gaas)、或与全绕式栅极(gaa)半导体装置相容的另一种半导体材料。在一些实施例中，第二半导体材料为硅(si)、硅锗(sige)、砷化镓(gaas)或与全绕式栅极(gaa)半导体装置相容的另一种半导体材料，并且与第一半导体材料不同。
97.操作202进一步包括在第一半导体材料和第二半导体材料上方沉积硬掩模层。在一些实施例中，沉积硬掩模层包括在第一半导体材料中的一层和第二半导体材料中的一层上方沉积氧化物硬掩模层。在一些实施例中，氧化物硬掩模层包括二氧化硅或高介电常数(high-k)硬掩模。在一些实施例中，沉积氧化物硬掩模通过化学气相沉积(cvd)工艺。
98.在一些实施例中，沉积硬掩模层包括在氧化物硬掩模层上方沉积氮化物硬掩模层。在一些实施例中，沉积氮化物硬掩模层通过化学气相沉积(cvd)工艺。在一些实施例中，沉积氮化物硬掩模层通过从具有氮化物材料靶材的溅镀工艺。
99.在一些实施例中，沉积硬掩模层包括在氮化物硬掩模层上方沉积硅硬掩模层。在一些实施例中，硅硬掩模层为溅镀或化学气相沉积(cvd)沉积的硅(si)层。根据一些实施例，沉积硬掩模层的顺序可以不同于本文所述的顺序，本领域技术人员可以理解以不同的制造架构整合。在一些实施例中，上述方法包括依序沉积多个硬掩模以配置在上述方法期间保护下层的材料层(例如第一半导体材料和第二半导体材料)。在一些实施例中，上述方法包括在半导体材料层上方沉积氧化物硬掩模层、氮化物硬掩模层、和硅硬掩模层的操作。
100.操作202包括与蚀刻硬掩模层和多层半导体材料以露出半导体材料层下方的基板的相关步骤。蚀刻硬掩模层和半导体材料层到有源区鳍片中的相关步骤包括：在硬掩模层上沉积图案化材料层的步骤；将图案转移到图案化材料层；露出在图案化材料层下方的最顶表面(例如在图案化材料层下方的最顶硬掩模)；以及执行蚀刻工艺或多次蚀刻工艺，以露出半导体装置的半导体材料层下方的基板。
101.在一些实施例中，沉积一层图案化材料包括沉积一层相容紫外(uv)线光刻的材料相关的步骤。根据一些实施例，沉积一层图案化材料包括沉积一层浸入光刻(immersionlithography)型光刻胶相关的步骤。在一些实施例中，沉积一层图案化材料包括沉积无机掩模层以及使用多个光刻/蚀刻步骤对无机掩模层图案化以产生用于蚀刻工艺的自对准双图案化(self-aligneddoublepatterning,sadp)掩模相关的步骤。在一些实施例中，沉积一层图案化材料包括沉积无机掩模层以及使用多个光刻/蚀刻步骤对无机掩模层图案化以产生用于蚀刻工艺的自对准四重图案化(self-alignedquadruplepatterning,saqp)掩模相关的步骤。
102.操作202包括将图案转移到图案化材料层相关的步骤，包括执行图案转移工艺，例如uv光刻、浸入光刻等。
103.在一些实施例中，操作202包括通过图案化材料层的开口蚀刻有源区鳍片相关的步骤。在一些实施例中，蚀刻工艺为各向异性蚀刻工艺，根据图案化材料层的开口所露出的材料改变工艺条件以去除露出的材料。在一些实施例中，蚀刻有源区鳍片包括改变每种露出材料的蚀刻工艺条件。在一些实施例中，蚀刻有源区鳍片包括在蚀刻工艺期间钝化有源区鳍片的侧壁以减少材料损失并在蚀刻工艺期间维持有源区鳍片尺寸的工艺。在一些实施
例中，蚀刻有源区鳍片包括执行等离子体蚀刻工艺。在一些实施例中，蚀刻有源区鳍片包括执行液体蚀刻工艺(liquidetchprocess)以去除来自先前蚀刻步骤的材料层及/或残留物；及/或清洁半导体装置的表面。
104.在一些实施例中，执行第一组蚀刻步骤以利从图案化材料层的开口中露出的硬掩模层去除材料。根据一些实施例，不同的蚀刻化学物质用于蚀刻硬掩模层的每一层。在一些实施例中，使用氢氟酸溶液蚀刻硅硬掩模层以去除硅硬掩模层。在一些实施例中，使用含氟混合物的离子化蚀刻气体蚀刻硅硬掩模层以去除硅硬掩模层。在一些实施例中，执行湿蚀刻以去除一层氮化物硬掩模层。在一些实施例中，使用磷酸(h3po4)水溶液去除氮化物硬掩模层。在一些实施例中，使用包含离子化的四氟化碳(cf4)或三氟化氮(nf3)、氧、以及氮的等离子体蚀刻氮物硬掩模层。在一些实施例中，使用稀释的氢氟酸(hf)溶液或一些其他合适的蚀刻剂蚀刻氧化物硬掩模层。在一些实施例中，使用在蚀刻工艺期间加速到半导体装置表面上的含氟离子及/或氟自由基的等离子体蚀刻氧化物硬掩模层。
105.在一些实施例中，使用含氟等离子体或含氯等离子体通过各向异性蚀刻蚀刻半导体材料层，以保持有源区鳍片尺寸与图案化材料层的开口相关。在一些实施例中，抵接第一半导体材料最底层底部的基板为块材掺杂(n型掺杂或p型掺杂半导体材料)半导体材料。在一些实施例中，介电材料(未示出)位于基板和第一半导体材料的最底层之间。
106.方法200包括操作204，在基板中制造隔离结构。根据一些实施例，在操作202中形成的有源区鳍片上方、以及在有源区鳍片之间，沉积介电材料层，以填充位于基板中以及有源区鳍之间的开口。基板开口中的介电材料作为浅沟槽隔离(shallowtrenchisolation,sti)结构。在一些实施例中，介电材料层为二氧化硅或低介电常数(low-k)介电材料。在一些实施例中，沉积介电材料层通过化学气相沉积工艺或旋转沉积工艺(例如用于一些低介电常数(low-k)介电材料)。
107.方法200包括操作206，在有源区鳍片旁边制造隔离鳍片。在一些实施例中，凹蚀在操作204中沉积(在有源区鳍片之间以及在基板中的开口中)的介电材料至半导体材料最底层的下方(例如，在图3b中，隔离结构304的顶表面与基板柱306的顶部和第一半导体材料308a的最底层底部同一水平。
108.操作206包括在有源区鳍片的顶部和侧边上方沉积第一半导体材料层，下至基板(参见图3b中的基板柱306)之间的隔离结构的顶表面(例如图3b中的隔离结构304)相关的步骤。在一些实施例中，沉积第一半导体材料层通过化学气相工艺(cvd)或原子层沉积(atomiclayerdeposition,ald)工艺。在一些实施例中，顺应沉积第一半导体材料层，且隔离蚀刻工艺去除第一半导体材料顺应层位于隔离结构(例如隔离结构304)顶面的部分。在一些实施例中，顺应沉积第一半导体材料层通过原子层沉积(ald)，但是由于沉积工艺的沉积特性，第一半导体材料层不会成长在基板柱之间的隔离结构上。在一些实施例中，第一半导体材料层为硅(si)层、硅锗(sige)层、砷化镓(gaas)层、或成分匹配有源区鳍片中基板的顶面至第二半导体材料的最底层之间的另一种半导体材料。
109.操作206包括在有源区鳍片之间沉积介电材料相关的步骤。在一些实施例中，顺应沉积一层牺牲介电材料，抵接有源区鳍片的侧边的第一半导体材料的顶面和侧边，且抵接基板柱之间的隔离结构的顶面。在一些实施例中，顺应沉积一层牺牲介电材料通过原子层沉积(ald)工艺。在一些实施例中，牺牲介电材料为二氧化硅，其介电常数为3.9。在一些实
施例中，牺牲介电材料具有介电常数大于3.9(二氧化硅的介电常数)的高介电常数(high-k)介电材料。在一些实施例中，牺牲介电层具有范围在约1nm至约5nm的厚度。牺牲介电层厚度小于约1nm，形成用于例如有源区间隔物(参见上述图1a中有源区间隔物119a)的开口会由于尺寸较小而易于具有空隙。大于约5nm的牺牲介电层厚度足够大，可以减少用于形成例如有源区间隔物的填充问题。然而，较大的尺寸增加了半导体装置中晶体管的面积，增加制造成本。在一些实施例中，有源区间隔物具有范围在约1nm至约10nm的厚度。小于约1nm的有源区间隔层厚度容易出现覆盖不均匀的情况，增加装置之间短路或串扰(cross-talk)的可能性。大于约10nm的有源区间隔物厚度与裸片面积的增加有关，增加制造成本。
110.在一些实施例中，形成隔离鳍片包括：在牺牲介电材料上方沉积介电填充材料相关的步骤。在一些实施例中，形成隔离鳍片包括：沉积二氧化硅作为介电填充材料。在一些实施例中，形成隔离鳍片包括：沉积低介电常数(low-k)介电填充材料(具有小于3.9的介电常数)作为上述介电填充材料。在一些实施例中，形成隔离鳍片包括：沉积高介电常数(high-k)介电材料作为介电填充材料。在一些实施例中，形成高介电常数(high-k)介电材料通过继续沉积牺牲介电材料直到有源区鳍片之间的开口完全被牺牲介电材料所填充。
111.在有源区鳍片之间形成隔离鳍片包括：执行化学机械抛光(cmp)步骤以从有源区鳍片的顶面(或者从覆盖有源区鳍片的第一半导体材料层)去除部分牺牲介电材料及/或介电填充材料相关的步骤。在一些实施例中，在化学机械抛光(cmp)工艺之后，露出位于有源区顶部的第一半导体材料、介电填充材料、以及牺牲介电材料。
112.在操作206的一些实施例中，凹蚀介电填充材料，并且在牺牲介电材料的部分之间的凹槽中沉积第二介电填充材料。在图3d中，半导体装置300包括具有两种介电填充材料的隔离鳍片如下所述。
113.在操作206的一些实施例中，制造隔离鳍片包括：凹蚀介电填充材料；以及在隔离鳍片的上部中的牺牲隔离材料上沉积第二介电填充材料，而留下隔离鳍片底部的介电填充材料未修整(unmodified)。在操作206的一些实施例中，在隔离鳍片的上部中的牺牲隔离材料上沉积第二介电填充材料包括：在隔离鳍片的下部中沉积与介电材料不同的第二介电材料。在一些实施例中，沉积第二介电填充材料包括沉积高介电常数(high-k)介电材料。在一些实施例中，沉积第二介电填充材料包括沉积二氧化硅。
114.方法200包括操作208，在有源区鳍片和隔离鳍片上方制造虚设栅极电极。图3d和图3e根据本公开描述的一些实施例示出半导体装置的示意图。在一些实施例中，在有源区鳍片上方制造虚设栅极电极包括：从有源区鳍片去除硬掩模层相关的步骤。在一些实施例中，去除硬掩模层通过液体蚀刻工艺。在一些实施例中，去除硬掩模层通过等离子体蚀刻。在一些实施例中，去除硬掩模层通过等离子体蚀刻和液体蚀刻工艺的组合，以保持关于隔离鳍片的牺牲介电材料和关于有源区鳍片的半导体材料的选择性。蚀刻硬掩模层的细节已提供于上述操作202的描述。去除硬掩模层以露出有源区鳍片的半导体材料的顶面。在一些实施例中，执行液体蚀刻以从露出的半导体材料去除表面氧化来清洁半导体材料的顶面。
115.操作208包括形成虚设栅极相关的步骤，其包括：(1)在有源区鳍片和隔离鳍片上方沉积虚设栅极材料的毯覆层；(2)在虚设栅极的毯覆层上方沉积硬掩模层；(3)在硬掩模层上方沉积一层图案化材料；(4)将图案转移到图案化材料层；(5)通过图案化材料层中的开口对硬掩模层的顶面进行曝光(上述步骤3-5包括“图案化工艺”)；以及(6)通过图案化材
料层中的开口蚀刻虚设栅极鳍片。
116.在一些实施例中，沉积虚设栅极材料的毯覆层包括：在有源区鳍片和隔离鳍片上方沉积一层半导体材料，例如硅或硅锗。沉积硅或硅锗虚设鳍片材料通过例如化学气相沉积(cvd)工艺。在一些实施例中，在沉积虚设栅极材料之后，执行化学机械抛光(cmp)步骤以提供用于后续沉积步骤的平坦表面，并且减少在制造工艺中图案化半导体装置所用的光刻或uv光刻对焦(focus)的问题。在一些实施例中，在化学机械抛光(cmp)工艺之后，在虚设栅极材料上方沉积硬掩模层。在一些实施例中，硬掩模包括单层。在一些实施例中，沉积多个硬掩模层以提供制造强健性(robustness)并在随后的蚀刻步骤中保护虚设栅极材料。在一些实施例中，硬掩模包括氧化物层、氮化物层及/或其组合。
117.在一些实施例中，在一系列等离子体蚀刻步骤之后，执行图案化工艺以产生虚设栅极线在半导体装置的隔离鳍片和有源区上方垂直延伸。图案化和蚀刻硬掩模层和虚设栅极材料(例如，半导体材料)的方法代表性细节类似于上述。
118.方法200包括操作210，在虚设栅极电极的侧边上制造栅极电极间隔物。在虚设栅极上方制造栅极电极间隔物包括：在虚设栅极的顶部和侧边上沉积栅极电极间隔物材料(间隔物材料)，使用例如化学气相沉积(cvd)工艺或原子层沉积(ald)工艺。在虚设栅极上方制造栅极电极间隔物形成顺应鳍片，为接触件和栅极电极提供均匀的厚度，以促进半导体装置中的电路匹配。在一些实施例中，间隔物为氮化物材料，例如在方法200的化学气相沉积(cvd)工艺期间沉积的氮化硅或氮氧化硅。
119.方法200包括操作212，在最靠近有源区鳍片的源极/漏极(sd)区的鳍片区中修整隔离鳍片。修整隔离鳍片包括与以下步骤相关：(1)露出晶体管中导电路径的通道；以及(2)执行蚀刻工艺以去除隔离鳍片的牺牲介电材料的一部分。在操作212中，通过从第一半导体材料的周围蚀刻第二半导体材料(例如，从晶体管的源极经过通道到漏极的导电路径)，露出晶体管有源区的通道区。在一些实施例中，等离子体蚀刻工艺用于蚀刻通道区周围的第一半导体材料，而留下第二半导体材料在晶体管的源极区和漏极区之间延伸。在一些实施例中，等离子体蚀刻工艺在通道区中的导电路径之间留下一些第一半导体材料，而使用湿蚀刻工艺可以提高半导体装置的导电路径之间去除第一半导体材料的效率。在本公开的一些实施例中，在晶体管有源区的通道区露出的同时，执行修整工艺以将有源区鳍片截断成多个晶体管有源区。在本公开的一些实施例中，以多个分开的蚀刻工艺执行将有源区截断成多个晶体管有源区的工艺以及露出晶体管有源区内导电路径的通道区的工艺。
120.执行液体蚀刻工艺以去除牺牲介电材料位于隔离鳍片的外部部分上的一部分。在一些实施例中，液体蚀刻工艺凹蚀位于隔离鳍片(或其介电填充材料)和保持为有源区的源极/漏极(sd)区的第一半导体材料之间的牺牲介电材料。由湿蚀刻凹蚀牺牲介电材料形成的凹槽提供了一个遮蔽体积在存留在晶体管的源极/漏极(sd)区和隔离鳍片的介电填充材料之间的牺牲介电材料之间。遮蔽体积随后在下面的操作214中以介电材料填充，形成有源区间隔物。可以调整液体蚀刻工艺的化学成分以对第一半导体材料、第二半导体材料、以及介电填充材料具有选择性，在制造工艺期间保持半导体装置的尺寸。在一些实施例中，凹蚀牺牲介电材料产生一个遮蔽体积，上述遮蔽体积沿着隔离鳍片的整个高度从与栅极电极间隔物相邻的顶部边缘延伸到与隔离结构相邻的底部边缘(在介电填充材料和隔离结构的介电材料之间)。在一些实施例中，凹蚀牺牲介电材料还在顶部边缘隔离鳍片和栅极电极间隔
物之间产生遮蔽体积。
121.凹蚀牺牲介电材料增加了间隔距离(参见例如图1b的修整的隔离鳍片区124和导电路径110a之间的间隔距离140，其大于未修整的隔离鳍片112和导电路径110a之间的间隔距离139)。
122.方法200包括操作214，在栅极电极间隔物和隔离鳍片之间沉积有源区间隔物。在操作214中，有源区间隔物材料与牺牲介电材料为不同的介电材料，且在半导体装置制造中的后续蚀刻工艺比牺牲介电材料更具阻抗。在一些实施例中，有源区间隔物包括电性绝缘的无机氮化物，例如二氧化硅、氮化硅、碳氧化硅、氮氧化硅等。在一些实施例中，有源区间隔物为多层结构，具有二氧化硅、氮化硅、氮氧化硅及/或碳氧化硅的组合。在一些实施例中，较大浓度的氮增加了有源区隔离物材料相对于牺牲介电材料及/或栅极电极间隔物材料的抗蚀刻性。在一些实施例中，在栅极电极间隔物上方沉积有源区间隔物材料的毯覆层，并填充被遮蔽的体积，并且去除大部分有源区间隔物材料(例如，通过等离子体蚀刻工艺或液体蚀刻工艺)，而在栅极电极间隔物和隔离鳍片之间的遮蔽体积中留下有源区间隔物。根据本公开的一些实施例，用于从半导体装置中去除大部分有源区间隔物材料的等离子体蚀刻工艺对半导体装置的表面具有低冲击能量，以减少露出于有源区的通道区中第一半导体材料或第二半导体材料的损坏。在一些实施例中，去除大部分有源区间隔物材料使用液体蚀刻工艺，因为介电材料的液体蚀刻对于未氧化的半导体材料具有高度选择性。
123.方法200包括操作216，在有源区鳍片上方沉积一层介电材料。在本公开的一些实施例中，在有源区鳍片上方沉积介电材料(参见图3g中的介电材料342)通过化学气相沉积(cvd)工艺。在一些实施例中，在有源区鳍片(或晶体管有源区)上方沉积的介电材料为二氧化硅(sio2)或低介电常数(low-k)介电材料。在一些实施例中，沉积低介电常数(low-k)介电材料通过化学气相沉积(cvd)。在一些实施例中，沉积低介电常数(low-k)介电材料通过旋转涂布技术，随后进行去除溶剂的工艺。在一些实施例中，沉积在有源区鳍片上方或晶体管有源区上方的介电材料填充在有源区鳍片已被截断为多个晶体管有源区之后存在的晶体管有源区的体积。沉积在晶体管有源区上方的介电材料从隔离鳍片的顶部边缘向下延伸至晶体管有源区下方的隔离结构及/或基板柱。在一些实施例中，在沉积介电材料之后，在介电材料的顶面上沉积硬掩模材料(参见第3g图中的介电硬掩模344)，以保护介电材料免受后续操作的影响，直到形成源极/漏极(sd)接触件。在一些实施例中，在沉积介电材料之前，沉积介电衬层(参见图3g中的介电衬层340)。根据一些实施例，介电衬层与栅极电极间隔物为不同的介电材料。在一些实施例中，介电衬层与栅极电极间隔物为相同的材料。
124.方法200包括操作218，去除虚设栅极电极并露出有源区鳍片的通道区。去除在操作208中制造的虚设栅极电极以露出有源区中导电路径的通道区。根据一些实施例，通过执行一系列蚀刻工艺以去除栅极电极，所述蚀刻工艺去除虚设栅极电极上端的硬掩模，而在该处留下栅极电极间隔物以在半导体装置的隔离鳍片和晶体管有源区上方延伸。去除虚设栅极电极以露出晶体管有源区中导电路径的通道区通过例如等离子体蚀刻工艺或液体蚀刻工艺，选择性去除虚设栅极电极材料，而留下其后方的导电路径的第二半导体材料。在一些实施例中，栅极电极间隔物从隔离鳍片的顶面向下延伸至有源区的顶面，并向下延伸至晶体管有源区下方的隔离材料基板柱。在一些实施例中，栅极电极间隔物从隔离鳍片的顶面向下延伸至有源区的顶面并且抵接基板。
125.方法200包括操作220，修整最靠近晶体管有源区的通道区的鳍片区中的隔离鳍片。修整最接近晶体管有源区的通道区的隔离鳍片，以增加晶体管有源区的导电路径的通道区与隔离鳍片之间的间隔距离，以降低栅极电极沉积期间的形成频率。根据一些实施例，执行隔离鳍片的修整使用液体蚀刻工艺，配置上述液体蚀刻工艺为选择性地去除牺牲介电材料，而不损坏介电填充于内部的部分。根据一些实施例，从隔离鳍片去除牺牲介电材料，同时从延伸穿过晶体管有源区的至少一个导电路径的通道部分去除氧化材料，以为沉积栅极介电材料做准备，如下所述。
126.根据一些实施例，去除牺牲介电材料部分延伸穿过第一修整区和第二修整区的一部分，导致牺牲介电材料的部分的宽度大约等于半导体装置中位于牺牲介电层正上方的栅极电极间隔物的宽度。通过凹蚀牺牲介电材料部分穿过第一修整区和第二修整区(例如在每个修整区中的栅极侧边的修整区上)，在第一修整区和第二修整区中形成有源区间隔物以防止液体蚀刻(或者在一些实施例中为等离子体蚀刻)的蚀刻化学物质延伸穿过第一修整区和第二修整区，并降低短路的可能性。
127.方法200包括操作222，在隔离鳍片和有源区鳍片的通道区之间沉积栅极电极材料。
128.在操作222中，在沉积栅极电极材料之前，沉积栅极介电材料在晶体管有源区中导电路径的通道部分上方。在一些实施例中，沉积栅极介电材料通过原子层沉积(ald)工艺。在一些实施例中，形成栅极介电材料通过蒸汽氧化(steamoxidation)或与全绕式栅极(gaa)半导体装置相容的一些其他氧化工艺。在一些实施例中，通过原子层沉积(ald)工艺沉积的栅极介电材料为介电常数(k)大于约3.9(二氧化硅的介电常数)的高介电常数(high-k)介电材料。在一些不作为限制性的实施例中，栅极介电材料为氧化铪(hfo)。在栅极电极间隔物不从隔离鳍片的顶部延伸到有源区的底部(例如，向下延伸到有源区下方的基板柱或隔离部件)的半导体装置的一些实施例中，栅极电介质的沉积材料也覆盖残留在第一修整区和第二修整区中的第二半导体材料，以防止栅极电极与晶体管的源极/漏极(sd)接触件或源极/漏极(sd)区之间的短路。在全绕式栅极(gaa)半导体装置中，在沉积栅极介电材料在导电路径的通道部分的外侧表面上之前，导电路径的通道部分延伸穿过开放体积或开放空间。栅极介电材料的沉积在修整通道修整区118a中的隔离鳍片112之后(或者，修整工艺的蚀刻化学物质也会从导电路径107a的通道部分(参见通道部分109b)去除栅极介电材料)。在开口穿过延伸的通道的侧边上沉积栅极介电材料，提供另一层介电材料，提供栅极电极材料与源极接触区114a或漏极接触区114b的电性绝缘。在一些实施例中，在开口的侧边上沉积栅极介电材料发生例如在第一修整区116a和第二修整区116b中。在一些实施例中，沉积栅极介电材料在第二半导体材料的“内侧”表面上(例如，最靠近导电路径107a的通道部分109b的侧边)。
129.在修整的隔离鳍片和晶体管有源区的通道区之间的体积中沉积栅极电极材料通过例如溅镀工艺。在一些实施例中，栅极电极材料为例如钨、钛、钴等纯金属或金属合金。栅极电极材料与二氧化硅或高介电常数(high-k)栅极介电材料相容。在一些实施例中，在加热的基板上沉积栅极电极材料(例如，半导体装置在沉积期间被加热)以促进溅镀的原子扩散到全绕式栅极(gaa)半导体装置中导电路径的通道部分之间的体积中。
130.根据一些实施例，在沉积栅极电极材料之后，制造源极/漏极(sd)区接触件。在一
些实施例中，在沉积栅极电极材料之前，制造被沉积的栅极电极材料所遮蔽的源极/漏极(sd)区接触件。
131.图3a-图3h根据一些实施例，示出半导体装置300在制造工艺中的示意图。在图3a中，制造浅沟槽隔离(shallowtrenchisolation,sti)结构(参见例如隔离结构304)和有源区鳍片308(有源区鳍片)。硬掩模堆叠310在第3a和3b图中的有源区鳍片308的顶面上方。在图3b中，制造浅沟槽隔离(sti)结构结构，且有源区鳍片被盖层所覆盖。在图3c中，在有源区鳍片旁边制造隔离鳍片。在图3d中，制造隔离鳍片，且去除有源区鳍片顶部的硬掩模层(硬掩模盖)，露出有源区鳍片中的半导体材料。在图3e中，在隔离鳍片和有源区鳍片上方制造虚设栅极电极，且隔离鳍片准备用于修整工艺。在图3f中，在隔离鳍片和有源区鳍片之间沉积有源区间隔物。在图3g中，在有源区鳍片上沉积介电层，且有源区鳍片的通道区中隔离鳍片准备用于修整。在图3h中，修整通道区中的有源区鳍片，以准备在通道区和隔离鳍片之间沉积栅极电极材料之前，在通道区上形成栅极介电材料。
132.图3a为半导体装置300在制造工艺中的示意图。在上述方法200的操作202和204期间，形成图3a所示的半导体装置300的元件。在图3a中，蚀刻基板302以形成基板柱306，且隔离结构304在其之间延伸。隔离结构304的材料从基板柱306的底部延伸到最顶硬掩模层的顶部。在一些实施例中，隔离结构围绕基板柱的周边(perimeter)延伸。在一些实施例中，隔离柱沿着基板柱的侧边延伸，但不围绕其端部。在图3a中，在半导体柱306上方沉积四层第一半导体材料308a，且在第一半导体材料308a层之间沉积三层第二半导体材料308b。因此，第一半导体材料层308a和第二半导体材料层308b交替。本技术领域技术人员可以理解不同数量的层在本公开考虑的范围内。在图3a中，在第一半导体材料的最顶层308a的顶面上方沉积第一硬掩模层312。在第一硬掩模层上方沉积第二硬掩模层314。在第二硬掩模层的顶面上方沉积第三硬掩模层。在一些实施例中，在半导体材料层的顶部存在少于三个硬掩模。
133.在一些实施例中，硬掩模层包括氮化物硬掩模、氧化物硬掩模、半导体硬掩模及/或碳化物硬掩模。在一些实施例中，氮化物硬掩模为氮化硅或氮氧化硅。在一些实施例中，氧化物硬掩模为一层二氧化硅或高介电常数(high-k)介电材料。在一些实施例中，半导体硬掩模为一层多晶硅或硅锗。在一些实施例中，碳化物硬掩模为一层碳化硅(sic)或碳氧化硅(sioc)。本技术领域技术人员可以理解能够相容全绕式栅极(gaa)半导体装置整合架构的其他硬掩模材料也在本公开考虑的范围内。
134.图3b为半导体装置300在制造工艺中的示意图。在图3b中，凹蚀隔离结构304的介电材料到最底层第一半导体材料308a的底部。通过方法200的操作204，将图3a所描述的半导体装置300转变为图3b所描述的半导体装置。半导体盖层318覆盖有源区鳍片(例如，第一半导体材料308a和第二半导体材料308b的交替层)的侧边和顶部以及有源区鳍片顶部上的硬掩模层312、314、316。半导体盖层318的沉积描述于上述操作206中。在一些实施例中，执行蚀刻工艺以从基板柱306之间的隔离结构304的顶面去除半导体盖层318。
135.图3c为半导体装置300在制造工艺中的示意图。在图3c中，沉积牺牲介电材料层320在半导体盖层318的侧面和隔离结构304的顶面上。在一些实施例中，上述方法200的操作206中描述关于沉积牺牲介电材料层。在一些实施例中，牺牲介电材料层为高介电常数(high-k)介电材料，例如氧化铪(hfo)。在牺牲介电层320上方沉积介电填充材料322以填充半导体盖层318的侧边之间由牺牲介电材料320覆盖的体积。在一些实施例中，介电填充材
料为低介电常数(low-k)介电材料，例如(应用材料公司，加州圣塔克拉拉；appliedmaterials,santaclara,california)、sicoh、或多孔有机硅材料。执行化学机械抛光(cmp)工艺以去除在半导体盖层318的顶面上的牺牲介电材料320和介电填充材料322的部分，露出半导体盖层318的表面。
136.图3d为半导体装置300在制造工艺中的示意图。在图3d中，凹蚀介电填充物322到与最顶层第二半导体材料的308b的顶部大约相同的高度。在一些实施例中，上述方法200的操作206中描述关于凹蚀介电填充物。高介电常数(high-k)介电填充物324填充牺牲介电材料层之间的开口部分。对半导体装置300执行平坦化使用化学机械抛光(cmp)工艺以露出硬掩模层，且去除硬掩模层312、314、316(通过例如对高介电常数(high-k)介电填充物324具有选择性的顺序液体蚀刻工艺)以露出第二半导体材料的最顶层308a，使隔离鳍片的上部露出于有源区鳍片的顶部上方。
137.图3e为半导体装置300在制造工艺中的示意图。在一些实施例中，经过方法200的操作208和210如上所述，将图3d的半导体装置300生产为图3e中的半导体装置300。在图3e中，在隔离鳍片325和晶体管有源区(有源区)309上方沉积虚设栅极电极334。在多晶硅层328和隔离鳍片325之间，沉积虚设栅极衬层(或虚设栅极间隔物)326。在一些实施例中，虚设栅极衬层为氧化物或氮化物材料，其比沉积在虚设栅极电极334侧边的栅极电极间隔物336更易于受到蚀刻。在一些实施例中，虚设栅极电极包括多晶硅层328。在多晶硅层328上方沉积氮化物硬掩模330和氧化物硬掩模332，以防止制造工艺中的意外蚀刻。向下蚀刻虚设栅极电极到凹蚀的半导体盖层318的顶面和有源区325中最顶第二半导体材料308a的顶面。在虚设栅极电极334的顶部和侧边上沉积栅极电极间隔物336，且执行第二蚀刻工艺以露出基板柱306的顶面和基板柱306之间的隔离结构304。通过第二蚀刻工艺，露出第一半导体材料308a、半导体盖层318、和第二半导体材料308b的端部，其中有源区鳍片被修整为多个独立的晶体管有源区309。
138.图3f为半导体装置300在制造工艺中的示意图。在一些实施例中，使用方法200的操作212和214，将图3d的代表性装置生产为例如图3f中的半导体装置300的代表性半导体装置。在图3f中，在隔离鳍片325和有源区309之间的半导体装置300的一部分中沉积有源区间隔物338。在隔离鳍片325的源极/漏极(sd)区346中，凹蚀牺牲介电材料(未示出，但参见图3e中的牺牲介电材料320)以露出介电填充材料322和高介电常数(high-k)介电填充物324的侧边。一些牺牲介电材料320存在于介电填充材料320的底部下方和隔离结构304上方。有源区间隔物338从隔离鳍片325的顶面，沿着位于高介电常数(high-k)介电填充物324和栅极电极间隔物336之间、介电填充材料322和半导体盖层318之间的隔离鳍片325的侧边延伸，下至隔离结构304。在一些源极/漏极(sd)区346中，部分地凹蚀隔离鳍片325。栅极电极区348被虚设栅极电极334和栅极电极间隔物336所覆盖。
139.图3g为半导体装置300在制造工艺中的示意图。在一些实施例中，使用方法200的操作216和218，将如图3f中描述的半导体装置转换成图3g中描述的实施例。在图3g中，去除虚设栅极电极，且填充介电衬层340、介电材料342、介电硬掩模344到源极/漏极(sd)区346。露出栅极电极区348且栅极电极间隔物336沿着隔离鳍片325的高介电常数(high-k)电介质324(例如隔离鳍片的上部)。介电衬层340从栅极电极间隔物336的顶部，沿着隔离鳍片325向下延伸至基板柱306和隔离结构304。完全去除半导体盖层318且在栅极电极区348中露出
第二半导体材料的通道部分308b。在一些实施例中，留下一些半导体盖层318，且在形成栅极介电层(未示出)的期间，氧化半导体盖层318。在去除从隔离鳍片325的顶部到底部的半导体盖层318之后，牺牲介电材料320露出于所形成的开口中。
140.图3h为半导体装置300在制造工艺中的示意图。在一些实施例中，使用方法200的操作200和222，将如图3g中描述的半导体装置转换成图3h中描述的实施例。在图3h中，修整牺牲介电材料320以在栅极电极区348中隔离鳍片325和第二半导体材料308b的通道部分之间产生更大的间隔距离。
141.本公开的多个示例性面向露关于一种半导体装置。上述半导体装置包括：有源区，在基板上方沿着第一方向延伸，其中有源区包括从源极区通过通道区延伸到漏极区的导电路径；栅极电介质，在通道区的表面上；隔离鳍片，在有源区的第一侧，其中隔离鳍片包括：第一鳍片区，相邻源极区，且具有第一鳍片宽度；第二鳍片区，相邻通道区，且具有第二鳍片宽度；以及第三鳍片区，相邻漏极区，且具有第一鳍片宽度，其中第一鳍片宽度大于第二鳍片宽度；以及栅极电极，在通道区中抵接栅极电介质。在一些实施例中，上述半导体装置还包括：第一栅极电极间隔物，位于栅极电极的源极侧；以及第二栅极电极间隔物，位于栅极电极的漏极侧。在一些实施例中，上述半导体装置还包括：第一有源区间隔物，位于第一栅极电极间隔物和隔离鳍片之间；以及第二有源区间隔物，位于第二栅极电极间隔物和隔离鳍片之间。在半导体装置的一些实施例中，第一栅极电极间隔物和第二栅极电极间隔物包括第一间隔物材料，第一有源区间隔物和第二有源区间隔物包括第二间隔物材料，且第一间隔物材料不同于第二间隔物材料。在一些实施例中，第一有源区间隔物和第二有源区间隔物沿着隔离鳍片的顶端向下延伸至基板。在半导体装置的一些实施例中，隔离鳍片包括：第一介电填充材料，位于隔离鳍片靠近基板的第一部分之中；第二介电填充材料，位于基板的隔离鳍片的第二部分之中，其中第一部分比第二部分更靠近基板；牺牲介电层，位于有源区与第一介电填充材料以及第二介电填充材料之间。在半导体装置的一些实施例中，牺牲介电层沿着隔离鳍片的第一侧的隔离鳍片的顶端向下延伸至隔离鳍片的底端，在第一介电填充材料和隔离鳍片的底端之间延伸，以及沿着与隔离鳍片的第一侧相对的隔离鳍片的第二侧向上延伸至隔离鳍片的顶端。在半导体装置的一些实施例中，第一介电填充材料为低介电常数(low-k)介电材料。在半导体装置的一些实施例中，第二介电填充材料和牺牲介电层是相同的介电材料。在半导体装置的一些实施例中，牺牲介电层为高介电常数(high-k)介电材料。
142.本公开的多个示例性面向露关于形成一种半导体装置的方法。上述方法包括：在基板上方制造沿着第一方向延伸的有源区鳍片，其中有源区鳍片包括源极区、漏极区、以及位于源极区和漏极区之间的通道区；在有源区鳍片旁边制造隔离结构；在有源区鳍片旁边、在隔离结构上方，制造多个隔离鳍片；修整邻近于有源区鳍片的通道区的多个第一鳍片区中的隔离鳍片；以及沉积栅极电极材料抵接第一鳍片区以及通道区中的栅极电介质。上述方法的一些实施例包括：在有源区鳍片和隔离鳍片上方制造多个虚设栅极电极，其中虚设栅极电极沿着不同于第一方向的第二方向延伸；在虚设栅极电极的每一侧制造第一间隔物，第一间隔物沿着第二方向延伸；修整邻近于源极区的多个第二鳍片区中的隔离鳍片；修整邻近于漏极区的多个第三鳍片区中的隔离鳍片；以及制造有源区间隔物，抵接隔离鳍片，且抵接源极区和漏极区的有源区鳍片。在一些实施例中，上述方法关于制造隔离鳍片在有
源区鳍片的旁边的步骤包括：沿着有源区鳍片的多个侧边沉积牺牲介电材料；在牺牲介电材料上沉积第一介电填充材料，在第一介电填充材料上方沉积第二介电填充材料，其中在上述修整隔离鳍片的步骤中，还包括蚀刻牺牲介电材料。在一些实施例中，上述方法关于修整第二鳍片区中的隔离鳍片和上述修整第三鳍片区中的隔离鳍片的步骤中，还包括蚀刻隔离鳍片以远离栅极电极间隔物，其中在上述制造有源区间隔物抵接隔离鳍片的步骤中，还包括在第一间隔物和隔离鳍片之间沉积有源区间隔物。在一些实施例中，制造有源区鳍片的步骤包括：在基板上方沉积第一半导体材料和第二半导体材料的多个交替层；蚀刻交替层以形成修整的多个柱状部分；凹蚀隔离结构至低于第一半导体材料和第二半导体材料的交替层；以及在上述修整的柱状部分的多个侧边以及其顶面上沉积第一半导体材料的盖层。在一些实施例中，上述方法包括：在第一半导体材料和第二半导体材料的交替层上方沉积硬掩模材料；以及蚀刻硬掩模材料以制造多个硬掩模柱帽(hardmaskpillarcaps)。在一些实施例中，上述方法包括：沉积层牺牲介电材料抵接硬掩模柱帽的多个侧边和上述修整的柱状部分的多个侧边；以及在牺牲介电材料上方沉积第一介电填充材料。在一些实施例中，上述方法包括：凹蚀第一介电填充材料；以及在第一介电填充材料上方和牺牲介电材料上方沉积第二介电填充材料。
143.本公开的多个示例性面向露关于一种半导体装置。上述半导体装置包括：晶体管有源区，有源区包括：源极部分；漏极部分；以及通道部分，位于源极部分和漏极部分之间；栅极电介质，在晶体管有源区的通道部分上；隔离鳍片，在晶体管有源区旁边，其中隔离鳍片沿着晶体管有源区在第一方向上延伸，且其中源极部分和漏极部分至隔离鳍片的距离为第一间隔距离，第一间隔距离以垂直于第一方向的第二方向上测量；以及栅极电极，抵接通道部分上的栅极电介质，且抵接隔离鳍片，其中栅极电介质具有在隔离鳍片和栅极电介质之间的第二方向上测量的栅极电极宽度，栅极电极宽度大于第一间隔距离。在一些实施例中，半导体装置包括有源区间隔物，在栅极电极和源极部分之间沿着隔离鳍片延伸，且在栅极电极和漏极部分之间沿着隔离鳍片延伸。
144.以上概述数个实施例的特征，以使本发明所属技术领域中技术人员可以更加理解本发明实施例的观点。本发明所属技术领域中技术人员应理解，可轻易地以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中技术人员也应理解，此类等效的工艺和结构并无悖离本发明的精神与范围，且可在不违背本发明的精神和范围下，做各式各样的改变、取代和替换。因此，本发明的保护范围当视随附的权利要求所界定为准。