半导体结构的制备方法与流程

1.本技术涉及集成电路技术领域，特别是涉及一种半导体结构的制备方法。


背景技术：

2.传统的半导体结构的制备方法在位线接触结构(blc，bit line coupling) 刻蚀工艺中，需要先在待刻蚀材料上形成blc的掩膜(mask)层。再对掩膜层 干法刻蚀使得将掩膜图形转移(transfer)到掩膜层上。掩膜层可以为旋涂硬掩 膜组合物(soh，spin-on hardmask)等。后续再利用掩膜层对待刻蚀材料刻蚀 以形成位线接触结构。
3.然而，在将掩膜图形转移到掩膜层的过程中，容易对掩膜层造成侧向刻蚀 形成孔洞，从而导致掩膜层弯曲(bowing)，进而影响后续掩膜层将图形转移 到待刻蚀材料上，最终容易导致位线接触结构之间桥接(bridge)。


技术实现要素：

4.基于此，有必要针对现有技术中的容易对掩膜层造成侧向刻蚀形成孔洞， 从而导致掩膜层弯曲，进而影响后续掩膜层将图形转移到待刻蚀材料上，最终 容易导致位线接触结构之间桥接的问题提供一种半导体结构的制备方法。
5.为了实现上述目的，一方面，本发明提供了一种半导体结构的制备方法， 包括：
6.提供衬底；
7.在所述衬底上形成由下至上依次叠置的第一接触层、牺牲层及第一掩膜层；
8.在所述第一掩膜层上形成第一图形；
9.在所述第一图形的侧壁形成第一侧壁图形；
10.基于所述第一图形和所述第一侧壁图形对所述第一掩膜层图形化；
11.去除所述第一图形和所述第一侧壁图形；
12.基于图形化后的所述第一掩膜层对所述牺牲层图形化，以在所述牺牲层中 形成第一沟槽；
13.在所述第一沟槽内形成第二接触图形；
14.去除所述牺牲层；
15.基于所述第二接触图形对所述第一接触层图形化以形成位线接触结构。
16.在其中一个实施例中，所述去除所述牺牲层之前，还包括：
17.形成第二掩膜层，所述第二掩膜层覆盖所述第二接触图形和所述牺牲层；
18.在所述第二掩膜层上形成第二图形；
19.在所述第二图形的侧壁形成第二侧壁图形；
20.基于所述第二图形和所述第二侧壁图形对所述第二掩膜层图形化；
21.去除所述第二图形和所述第二侧壁图形；
22.基于图形化后的所述第二掩膜层对所述牺牲层图形化，以在所述牺牲层中 形成第二沟槽；
23.在所述第二沟槽内形成第三接触图形；
24.其中，所述基于所述第二接触图形对所述第一接触层图形化中，基于所述 第二接触图形对所述第一接触层图形化以形成第一位线接触结构且所述第三接 触图形对所述第一接触层图形化以形成第二位线接触结构。
25.在其中一个实施例中，所述第一掩膜层和/或所述第二掩膜层包括含碳层。
26.在其中一个实施例中，所述在所述第一掩膜层上形成第一图形，包括：
27.在所述第一掩膜层上形成第一光刻胶层；
28.图形化所述第一光刻胶层，以形成所述第一图形；
29.所述在所述第二掩膜层上形成第二图形，包括：
30.在所述第二掩膜层上形成第二光刻胶层；
31.图形化所述第二光刻胶层，以形成所述第二图形。
32.在其中一个实施例中，所述在所述第一掩膜层上形成第一图形之前，还包 括，形成第一缓冲层，所述第一缓冲层位于所述第一掩膜层及所述第一图形之 间；
33.所述基于所述第一图形和所述第一侧壁图形对所述第一掩膜层图形化之 前，还包括，基于所述第一图形和所述第一侧壁图形对所述第一缓冲层图形化；
34.所述去除所述第一图形和所述第一侧壁图形之后，还包括，去除图形化后 的所述第一缓冲层；
35.所述在所述第二掩膜层上形成第二图形之前，还包括，形成第二缓冲层， 所述第二缓冲层位于所述第二掩膜层及所述第二图形之间；
36.所述基于所述第二图形和所述第二侧壁图形对所述第二掩膜层图形化之 前，还包括，基于所述第二图形和所述第二侧壁图形对所述第二缓冲层图形化；
37.所述去除所述第二图形和所述第二侧壁图形之后，还包括，去除图形化后 的所述第二缓冲层。
38.在其中一个实施例中，采用干法刻蚀工艺图形化所述第一缓冲层、所述第 二缓冲层、所述第一掩膜层及所述第二掩膜层。
39.在其中一个实施例中，所述在所述第一图形的侧壁形成第一侧壁图形，包 括：
40.形成第一侧壁层，所述第一侧壁层覆盖所述第一图形的侧壁、顶部及暴露 出的所述第一缓冲层；
41.去除位于所述第一图形顶部的所述第一侧壁层及覆盖所述第一缓冲层的部 分所述第一侧壁层；
42.所述在所述第二图形的侧壁形成第二侧壁图形，包括：
43.形成第二侧壁层，所述第二侧壁层覆盖所述第二图形的侧壁、顶部及暴露 出的所述第二缓冲层；
44.去除位于所述第二图形顶部的所述第二侧壁层及覆盖所述第二缓冲层的部 分所述第二侧壁层。
45.在其中一个实施例中，采用原子层沉积工艺形成所述第一侧壁层和/或所述 第二侧壁层。
46.在其中一个实施例中，采用干法刻蚀工艺去除位于所述第一图形顶部的所 述第一侧壁层及覆盖所述第一缓冲层的部分所述第一侧壁层，采用干法刻蚀工 艺去除位于所
述第二图形顶部的所述第二侧壁层及覆盖所述第二缓冲层的部分 所述第二侧壁层。
47.在其中一个实施例中，所述在所述第一沟槽内形成第二接触图形，包括：
48.形成第二接触层，所述第二接触层填满所述第一沟槽且覆盖所述牺牲层的 顶部，所述第二接触层顶部的各部分齐平；
49.去除所述第一沟槽外部的所述第二接触层以形成所述第二接触图形，所述 第二接触图形的顶部与所述牺牲层的顶部齐平；
50.所述在所述第二沟槽内形成第三接触图形，包括：
51.形成第三接触层，所述第三接触层填满所述第二沟槽且覆盖所述牺牲层的 顶部和所述第二接触图形的顶部，所述第三接触层顶部的各部分齐平；
52.去除所述第二沟槽外部的所述第三接触层以形成所述第三接触图形，所述 第三接触图形的顶部与所述牺牲层的顶部齐平。
53.在其中一个实施例中，所述在所述衬底上形成由下至上依次叠置的第一接 触层、牺牲层及第一掩膜层之前，还包括：
54.在所述衬底内形成第三沟槽；
55.形成绝缘层，所述绝缘层填满所述第三沟槽且覆盖所述衬底的上表面，所 述第一接触层位于所述绝缘层上。
56.在其中一个实施例中，采用湿法刻蚀工艺去除所述牺牲层。
57.在其中一个实施例中，所述含碳层包括非晶碳层。
58.在其中一个实施例中，所述衬底包括硅衬底，所述绝缘层包括氧化物层， 所述第一接触层包括第一氮化硅层及多晶硅层，所述第一氮化硅层位于所述衬 底和所述多晶硅层之间；所述第二接触图形、所述第三接触图形、所述第一侧 壁图形及所述第二侧壁图形均包括氧化物图形，所述牺牲层包括第二氮化硅层， 所述第一缓冲层及所述第二缓冲层均包括氮氧化硅层。
59.在其中一个实施例中，各所述第一沟槽和各所述第二沟槽分别呈阵列排布 且行数均至少为二；在列方向上，每行所述第一沟槽和每行所述第二沟槽交错 排布；在行方向上，每列所述第二沟槽的中心线位于相邻两列所述第一沟槽的 中心线之间。
60.在其中一个实施例中，还包括：
61.形成多条位线，相邻两条位线分别用于连接同一列的所述第一位线接触结 构和用于连接同一列的所述第二位线接触结构。
62.本发明的半导体结构的制备方法具有如下有益效果：
63.本发明的半导体结构的制备方法通过在第一图形侧壁形成第一侧壁图形， 第一侧壁图形能够保护第一图形，使得在将第一图形转移到第一掩膜层上时避 免第一掩膜层被侧向刻蚀，从而第一掩膜层图形化后所形成的图形能够与预设 的图形保持一致，避免后续所形成的位线接触结构之间桥接。
附图说明
64.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施 例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述 中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付 出创造性劳动的前提下，还
可以根据这些附图获得其他的附图。
65.图1为本技术一实施例中的半导体结构的制备方法的流程图；
66.图2a至14为本技术一实施例中提供的半导体结构的制备方法中各步骤所 得结构的俯视图和对应的剖视图；
67.图15为本技术另一实施例中的半导体结构的制备方法部分步骤的流程图。
68.附图标记说明：
69.11、衬底；12、绝缘层；13、第一接触层；131、第一氮化硅层；132、多 晶硅层；20、牺牲层；31、第一掩膜层；32、第一缓冲层；33、第一光刻胶层； 331、第一图形；34、第一侧壁层；341、第一侧壁图形；40、第二接触层；41、 第二接触图形；42、第三接触图形；51、第二掩膜层；52、第二缓冲层；531、 第二图形；54、第二侧壁层。
具体实施方式
70.为了便于理解本技术，下面将参照相关附图对本技术进行更全面的描述。 附图中给出了本技术的首选实施例。但是，本技术可以以许多不同的形式来实 现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本 申请的公开内容更加透彻全面。
71.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术 领域的技术人员通常理解的含义相同。本文中在本技术的说明书中所使用的术 语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
72.应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦 合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或 耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直 接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或 层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第 三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、 层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元 件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型 或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、 层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可 以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第 一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺 杂类型可以为p型且第二掺杂类型可以为n型，或第一掺杂类型可以为n型且 第二掺杂类型可以为p型。
73.空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、
ꢀ“
在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征 与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术 语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描 述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在 其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上 和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)， 并且在此使用的空间描述语相应地被解释。
74.在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数 形式，除非上
下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包 括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或 部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部 件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目 的任何及所有组合。
75.这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描 述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的 变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包 括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通 常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元 改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表 面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形 状并不表示器件的区的实际形状，且并不限定本发明的范围。
76.请参阅图1，本发明提供一种半导体结构的制备方法，包括如下步骤：
77.步骤s11，提供衬底。
78.步骤s12，在衬底上形成由下至上依次叠置的第一接触层、牺牲层及第一掩 膜层。
79.步骤s13，在第一掩膜层上形成第一图形。
80.步骤s14，在第一图形的侧壁形成第一侧壁图形。
81.步骤s15，基于第一图形和第一侧壁图形对第一掩膜层图形化。
82.步骤s16，去除第一图形和第一侧壁图形。
83.步骤s17，基于图形化后的第一掩膜层对牺牲层图形化，以在牺牲层中形成 第一沟槽。
84.步骤s18，在第一沟槽内形成第二接触图形。
85.步骤s19，去除牺牲层。
86.步骤s20，基于第二接触图形对第一接触层图形化以形成位线接触结构。
87.上述实施例中的半导体结构的制备方法通过在第一图形侧壁形成第一侧壁 图形，第一侧壁图形能够保护第一图形，使得在将第一图形转移到第一掩膜层 上时避免第一掩膜层被侧向刻蚀，从而第一掩膜层图形化后所形成的图形能够 与预设的图形保持一致，避免后续所形成的位线接触结构之间桥接。
88.在步骤s11中，请参阅图1中的s11步骤及图2a至2b，提供衬底11。
89.具体的，衬底11可以包括硅衬底。在其他示例中，衬底11也可以包括二 氧化硅衬底或绝缘体上硅衬底等等。
90.在步骤s12中，请参阅图1中的s12步骤及图2a至2b，在衬底11上形成 由下至上依次叠置的第一接触层13、牺牲层20及第一掩膜层31。
91.具体的，半导体结构的制备方法形成位线接触结构时，第一接触层13可以 包括第一氮化硅层131及多晶硅层132，第一氮化硅层131位于衬底11和多晶 硅层132之间。牺牲层20可以包括第二氮化硅层。第一掩膜层31可以包括含 碳层，含碳层可以进一步包括非晶碳层(alc)。可以采用原子层沉积工艺等 方式形成第一接触层13、牺牲层20及第一掩膜层31。
92.在步骤s13中，请参阅图1中的s13步骤及图3a和3b，在第一掩膜层31 上形成第一图形331。
93.具体的，第一图形331的形状可以根据所形成的半导体结构的形状设置。 譬如，当
半导体结构的制备方法形成位线接触结构时，第一图形331可以在预 设的位置形成多个圆形通孔，各个通孔的尺寸可以相同，并且可以呈阵列排布， 各个通孔之间具有一定的距离。
94.在步骤s14中，请参阅图1中的s14步骤及图4a至5b，在第一图形331的 侧壁形成第一侧壁图形341。
95.具体的，第一侧壁图形341的材料可以根据第一图形331的材料和第一掩 膜层31的材料选择，使得对第一掩膜层31图形化时能够起到保护第一图形331， 避免第一掩膜层31被侧向刻蚀的作用。譬如，第一侧壁图形341可以包括氧化 物图形。第一侧壁图形341的形状可以根据所形成的半导体结构的形状设置。 譬如，在半导体结构的俯视视角看为圆形时，第一侧壁图形341的俯视图可以 为环形，环宽可以根据第一图形331上通孔直径和半导体结构的直径设置，使 得满足第一侧壁图形341内圆的直径与半导体结构的直径相等。
96.在步骤s15中，请参阅图1中的s15步骤及图6a和6b，基于第一图形331 和第一侧壁图形341对第一掩膜层31图形化。
97.具体的，可以采用干法刻蚀等工艺以第一图形331和第一侧壁图形341为 掩膜，刻蚀第一掩膜层31。图形化后，第一图形331被转移到第一掩膜层31上， 并且由于第一侧壁图形341对第一图形331的保护作用，使得刻蚀过程中不容 易对第一掩膜层31造成侧向刻蚀形成孔洞，避免导致第一掩膜层31弯曲，第 一掩膜层31上的图形能够与预设的图形保持一致。
98.在步骤s16中，请参阅图1中的s16步骤及图7a和7b，去除第一图形331 和第一侧壁图形341。
99.具体的，可以采用湿法刻蚀等工艺去除第一图形331和第一侧壁图形341。
100.在步骤s17中，请参阅图1中的s17步骤及图7a至8b，基于图形化后的第 一掩膜层31对牺牲层20图形化，以在牺牲层20中形成第一沟槽21。
101.具体的，可以采用干法刻蚀等工艺基于图形化后的第一掩膜层31对牺牲层 20进行刻蚀，以将第一图形331继续转移到牺牲层20上。图形化后，牺牲层 20中形成第一沟槽21。第一沟槽21的直径可以与第一侧壁图形341内圆的直 径相等。形成第一沟槽21后可以采用湿法刻蚀等工艺去除第一掩膜层31。
102.在步骤s18中，请参阅图1中的s18步骤及图9a至10b，在第一沟槽21内 形成第二接触图形41。
103.具体的，第二接触图形41可以包括氧化物图形。第二接触图形41可以填 满第一沟槽21，且第二接触图形41的顶部可以与牺牲层20的顶部平齐。
104.在步骤s19中，请参阅图1中的s19步骤及图13a至13b，去除牺牲层20。
105.具体的，可以采用湿法刻蚀等工艺去除牺牲层20。
106.在步骤s20中，请参阅图1中的s20步骤及图14，基于第二接触图形41对 第一接触层13图形化以形成位线接触结构。
107.具体的，可以采用干法刻蚀等工艺基于第二接触图形41刻蚀第一接触层13， 具体可以依次刻蚀第一氮化硅层131和多晶硅层132，从而形成位线接触结构。
108.在一些示例中，请参阅图15，步骤s19之前还可以包括：
109.步骤s31，形成第二掩膜层，第二掩膜层覆盖第二接触图形和牺牲层。
110.步骤s32，在第二掩膜层上形成第二图形。
111.步骤s33，在第二图形的侧壁形成第二侧壁图形。
112.步骤s34，基于第二图形和第二侧壁图形对第二掩膜层图形化。
113.步骤s35，去除第二图形和第二侧壁图形。
114.步骤s36，基于图形化后的第二掩膜层对牺牲层图形化，以在牺牲层中形成 第二沟槽。
115.步骤s37，在第二沟槽内形成第三接触图形。
116.具体的，请参阅图11a至图14(图12b和13b的分别为图12a和13a沿x 方向的剖视图)，形成第二接触图形41后，可以采用原子层沉积工艺等方式在 第二接触图形41和牺牲层20上形成第二掩膜层51。第二掩膜层51可以包括含 碳层，含碳层具体可以包括非晶碳层。然后，在第二掩膜层51上形成第二图形 531。当半导体结构的制备方法形成位线接触结构时，可以设置第二图形531中 形成多个圆形通孔，各圆形通孔可以呈阵列排布，且第二图形531中的通孔与 第一图形331中的通孔可以交错排布(图3a至10a中的虚线圆形通孔可以表示 未形成的第二图形531中的圆形通孔)。在第二图形531的侧壁形成第二侧壁 图形(图未示出)，第二侧壁图形的作用与第一侧壁图形341的作用类似。第 二侧壁图形可以包括氧化物图形。可以采用干法刻蚀工艺等方式基于第二图形 531和第二侧壁图形对第二掩膜层51图形化。图形化过程中，第二侧壁图形对 第二图形531起到保护的作用，避免第二掩膜层51侧向刻蚀形成孔洞，从而避 免第二掩膜层51弯曲，第二掩膜层51上的图形能够与预设的图形保持一致。 然后，可以采用湿法刻蚀工艺等方式去除第二图形531和第二侧壁图形。然后， 可以采用干法刻蚀工艺等方式基于图形化后的第二掩膜层51对牺牲层20图形 化，以在牺牲层20中形成第二沟槽。在第二沟槽内形成第三接触图形42。第三 接触图形42可以包括氧化物图形。第三接触图形42可以填满第二沟槽，且第 三接触图形42顶部可以与牺牲层20的顶部齐平。如此，就在牺牲层20中形成 了第二接触图形41和第三接触图形42。去除牺牲层20后保留了第二接触图形 41和第三接触图形42作为第一接触层13的掩膜。本实施例中，可以基于第二 接触图形41对第一接触层13图形化以形成第一位线接触结构且基于第三接触 图形42对第一接触层13图形化以形成第二位线接触结构。第一位线接触结构 和第二位线接触结构可以交错排布。
117.仅示例性的，各第一沟槽21和各第二沟槽分别呈阵列排布且行数均至少为 二。在列方向上，每行第一沟槽21和每行第二沟槽交错排布。在行方向上，每 列第二沟槽的中心线位于相邻两列第一沟槽21的中心线之间。
118.在一些示例中，第一掩膜层31和/或第二掩膜层51可以包括含碳层。含碳 层相比于soh具有更高的硬度，使得在对第一掩膜层31和第二掩膜层51图形 化的过程中，进一步保护第一掩膜层31和第二掩膜层51不受到侧向刻蚀形成 孔洞，从而在后续形成第一位线接触结构和第二位线接触结构的后能够避免相 邻的位线接触结构之间桥接。
119.在一些示例中，请参阅图2a至3b，步骤s13可以包括：在第一掩膜层31 上形成第一光刻胶层33；图形化第一光刻胶层33，以形成第一图形331。请参 阅图11a和11b，步骤s32可以包括：在第二掩膜层51上形成第二光刻胶层； 图形化第二光刻胶层，以形成第二图形531。
120.具体的，可以采用旋转涂覆或狭缝涂覆等方法形成第一光刻胶层33和第二 光刻胶层。然后，对第一光刻胶层33和第二光刻胶层进行曝光、显影、烘烤等 步骤，使得在第一
光刻胶层33上形成第一图形331，在第二光刻胶层上形成第 二图形531。
121.在一些示例中，请参阅图5a至7b，步骤s13之前可以包括形成第一缓冲层 32，第一缓冲层32位于第一掩膜层31及第一图形331之间。步骤s15之前可 以包括基于第一图形331和第一侧壁图形341对第一缓冲层32图形化。步骤s16 之后可以包括去除图形化后的第一缓冲层32。
122.步骤s32之前可以包括形成第二缓冲层52，第二缓冲层52位于第二掩膜层 51及第二图形531之间。步骤s34之前可以包括基于第二图形531和第二侧壁 图形对第二缓冲层52图形化。步骤s35之后可以包括去除图形化后的第二缓冲 层52。
123.具体的，第一缓冲层32和第二缓冲层52可以均包括氮氧化硅层。可以采 用原子层沉积等工艺形成第一缓冲层32和第二缓冲层52。可以采用干法刻蚀工 艺图形化第一缓冲层32和第二缓冲层52。可以采用湿法刻蚀等工艺去除图形化 后的第一缓冲层32和第二缓冲层52。
124.在一些示例中，请参阅图4a至5b，步骤s14包括：形成第一侧壁层34， 第一侧壁层34覆盖第一图形331的侧壁、顶部及暴露出的第一缓冲层32。去除 位于第一图形331顶部的第一侧壁层34及覆盖第一缓冲层32的部分第一侧壁 层34。请参阅图11a至11b，步骤s33包括：形成第二侧壁层54，第二侧壁层 54覆盖第二图形531的侧壁、顶部及暴露出的第二缓冲层52；去除位于第二图 形531顶部的第二侧壁层54及覆盖第二缓冲层52的部分第二侧壁层54。
125.具体的，可以采用原子层沉积等工艺形成第一侧壁层34和/或第二侧壁层 54。可以采用干法刻蚀工艺等方式去除位于第一图形331顶部的第一侧壁层34 及覆盖第一缓冲层32的部分第一侧壁层34，去除位于第二图形531顶部的第二 侧壁层54及覆盖第二缓冲层52的部分第二侧壁层54。
126.在一些示例中，请参阅图9a至10b，步骤s18包括：形成第二接触层40， 第二接触层40填满第一沟槽21且覆盖牺牲层20的顶部，第二接触层40顶部 的各部分齐平；去除第一沟槽21外部的第二接触层40以形成第二接触图形41， 第二接触图形41的顶部与牺牲层20的顶部齐平。类似的，步骤s37包括：形 成第三接触层(图未示出)，第三接触层填满第二沟槽且覆盖牺牲层20的顶部 和第二接触图形41的顶部，第三接触层顶部的各部分齐平；去除第二沟槽外部 的第三接触层以形成第三接触图形42，第三接触图形42的顶部与牺牲层20的 顶部齐平。
127.具体的，可以采用原子层沉积等工艺形成第二接触层40和第三接触层。可 以采用干法刻蚀等工艺去除第一沟槽21外部的第二接触层40和去除第二沟槽 外部的第三接触层。
128.在一些示例中，请参阅图2b，步骤s12之前还包括：在衬底11内形成第三 沟槽。形成绝缘层12，绝缘层12填满第三沟槽且覆盖衬底11的上表面，第一 接触层13位于绝缘层12上。绝缘层12可以包括氧化物层等。可以采用干法刻 蚀等工艺对衬底11刻蚀形成第三沟槽。可以采用原子层沉积工艺等方式形成绝 缘层12。
129.在一些示例中，半导体结构的制备方法还包括：形成多条位线，相邻两条 位线分别用于连接同一列的第一位线接触结构和用于连接同一列的第二位线接 触结构。
130.应该理解的是，虽然图1和15的流程图中的各个步骤按照箭头的指示依次 显示，
但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有 明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的 顺序执行。而且，图1和15中的至少一部分步骤可以包括多个步骤或者多个阶 段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时 刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它 步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
131.上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上 述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征 的组合不存在矛盾，都应当认为是本说明书记载的范围。
132.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细， 但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的 普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改 进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权 利要求为准。