具有铝酸镧系介电层的III-V族半导体元件及其制造方法与流程

具有铝酸镧系介电层的iii-v族半导体元件及其制造方法
技术领域
1.本发明涉及半导体电子器件制造技术的领域，特别涉及一种借由增加形成于闸极与基板间金属氧化层的介电值，使得闸极与基板间的电容效应对应的电容值增加而且降低漏电压值的具有铝酸镧系介电层的iii-v族半导体元件及其制造方法。


背景技术：

2.金属氧化物半导体场效晶体管(mosfet)是常用于做电路中开关器件的电子元件，以硅半导体mosfet为例，其具有以硅元素形成的通道层，在通道层上形成源极与汲极，在通道层的上表面设置金属氧化物(mos)的绝缘层，在绝缘层上设置闸极的金属制或多晶硅制的电极，当对闸极的电极施加正电压时，闸极的电极与通道层下方的衬底会产生电容效应，使负载子(电子)在通道层聚集在靠近闸极处而在源极与汲极间形成电子的通道，此时在源极与汲极间形成电位差即可使电子从源极流向汲极。
3.以往多半的mosfet的通道层硅基的材料，而iii-v族半导体材料(例如砷化镓，gaas)由于其直接能隙和高载子迁移率等，其操作性能优于传统的硅基mosfet，因此目前多种电子半导体器件也使用iii-v族半导体材料制作，而目前有些mosfet的通道层也以iii-v族半导体材料制作。
4.由于mosfet是以闸极与衬底间的电容效应操作，因此闸极与衬底间的电容值会影响mosfet的操作性能，设置在闸极电极与通道层之间的介电层，其会影响电容值的数值。
5.在传统硅晶体管结构主要是使用二氧化硅作为闸极介电层。因为二氧化硅可经由硅氧化而来，且之于硅具有晶格匹配及优良之接口质量等优点，能使硅场效晶体管(mosfet)获得较高电容值与优异之操控特性。然而，iii-v族半导体缺乏如同二氧化硅之于硅的原生氧化物可作为闸极介电层。因此随着集成电路装置对于单位电容量的需求提升，需要研发具有更高介电系数的介电材料作为iii-v族半导体晶体管的闸极介电层。
6.目前也有业者提出以氧化镧/二氧化硅(la2o3/sio2)制作介电层，然而四价的硅一旦渗入iii-v族半导体基材，将提高通道层表面的n型载子浓度而增加导电度，使闸极电位所产生的载子通道不易关闭，影响mosfet操作性能。


技术实现要素：

7.针对现有技术的上述不足，根据本发明的实施例，希望提供一种具有铝酸镧系介电层的iii-v族半导体元件，并提供前述具有铝酸镧系介电层的iii-v族半导体元件的制造方法，旨在实现如下发明目的：(1)由于其介电材料不含硅元素，有效提升载子通道关闭的可靠度；(2)借由铝酸镧系介电层提高介电常数，在同样的物理厚度下，可以减少等效于sio2的厚度，提高单位电容值，使电子器件微型化成为可行(3)借由可选择性地选定铝酸镧系介电层的比例，改变介电层的介电系数，让晶体管元件的电气性能具有更佳选择弹性。
8.根据实施例，本发明提供的一种具有铝酸镧系介电层的iii-v族半导体元件的制造方法，包括下列步骤：在一片基板上成形一iii-v族半导体通道层；在上述通道层上形成
彼此远离的一源极和一汲极；在上述通道层上形成一阻障层；在上述阻障层上混层成形一la
2-x
al
x
o3铝酸镧层，其中该x小于1且大于等于0.1；其中上述源极和上述汲极是暴露于上述阻障层和上述铝酸镧层；以及在上述铝酸镧层上成形一介于上述源极和上述汲极间的闸极。
9.根据实施例，依照本发明上述方法，可以制作出本发明提供的具有铝酸镧系介电层的iii-v族半导体元件，包括一片基板、一成形于上述基板上的iii-v族半导体通道层、一成形于上述通道层上的阻障层、一混层成形在上述阻障层上的la
2-x
al
x
o3铝酸镧层，其中该x小于1且大于等于0.1、以及成形在上述铝酸镧层上一源极、一汲极，以及一介于前述源极和前述汲极间的闸极。
10.相对于现有技术，本发明的具有铝酸镧系介电层的iii-v族半导体元件及其制造方法借由雷射镀膜(pld)或分子束磊晶(mbe)的方式将la2o3与al2o3逐层交错地形成于通道层上方，并且经由快速退火的方式最终形成la
2-x
al
x
o3铝酸镧层。或者是以蒸镀法控制其分子流量(flux)，而沉积于通道层上，最终也形成la
2-x
al
x
o3铝酸镧层。借由氧化镧与氧化铝形成的la
2-x
al
x
o3铝酸镧层作为闸极的介电层，可以避免含硅基的金属氧化物层用于iii-v族半导体通道层时容易造成载子通道不易关闭的问题，而且可以提高金属氧化层的介电系数，增加闸极的操作性能并且具有较高的崩溃电压，可以更加地完善使用iii-v族元素作为通道层的半导体器件的操作性能；尤其依照本发明，可以依照使用者需求，准确选择成分比例，借此在较高介电系数或较高崩溃电压间提供可变化范围，让用户具有更高选择弹性。
附图说明
11.图1为本发明的制造具有铝酸镧系介电层的iii-v族半导体元件的方法的第一较佳实施例的流程图。
12.图2至图8为图1实施例的各步骤侧视示意图。
13.图9为本发明的制造具有铝酸镧系介电层的iii-v族半导体元件的方法的第二较佳实施例的流程图。
14.图10至图15为为图9实施例的各步骤侧视示意图。
15.其中：10、10’为基板；20、20’为通道层；30、30’为阻障层；32’为凹陷部；41、41’为源极；42、42为汲极；50、50’为铝酸镧系介电层；51为氧化镧层；52为氧化铝层；53、53’为牺牲部；60、60’为栅极；s1～s6、s1’～s6’为步骤。
具体实施方式
16.下面结合附图和具体实施例，进一步阐述本发明。这些实施例应理解为仅用于说明本发明而不用于限制本发明的保护范围。在阅读了本发明记载的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等效变化和修改同样落入本发明权利要求所限定的范围。
17.第一较佳实施例
18.本发明第一较佳实施例制造具有铝酸镧系介电层的iii-v族半导体元件的方法如图1的流程图所示，首先如图2所示，于步骤s1在基板10上成形一层采用iii-v族元素制成的通道层20，在本例中是以氮化镓(gan)为例，当然熟悉本技术领域人士可以轻易理解，基板
可以是硅基板或蓝宝石基板或氮化铝基板或碳化硅基板或砷化镓基板或磷化铟基板，通道层材料则可以是氮化镓(gan)、氮化铝镓(algan)、氮化铟镓(ingan)、砷化镓(gaas)、砷化铟镓(in
1-x
ga
x
as，x≤1)、磷化铟(inp)、砷化铟(inas)或锑化铟(insb)等，或者是al
1-x
ga
x
n/gan(x《0.5)、in
1-x
al
x
n/gan(x＝0～0.5),aln/gan,aln/al
1-x
ga
x
n(x《0.5)或其他类似iii-v族化合物；随后如图3所示，步骤s2时，在通道层20上以氮化铝镓(algan,alxga
1-xn,0《＝x《＝0.40)或氮化铝(aln)成形一层高度约5至30纳米的阻障层30，避免后续制程中的金属氧化层的物质扩散至通道层20；随后在步骤s3如图4所示，于阻障层30的左右接近端缘位置，以例如钛/铝/镍/金经原子层沉积或其他例如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi以及其他具有适当功函数之导电材料，或以上之任意组合，而采用诸如化学气相沉积、物理气相沉积或其他适当之沉积技术制成类似的金属材料迭层，分别成形0.2至2μm厚度的源极41和汲极42，源极41和汲极42的间距一般在2至20μm，当施加电能于源极41和汲极42，将使得通道层20和阻障层30接口处构成一层二维电子气(two-dimensional electron gas,2deg)，借此构成一导电通道。
19.如图5所示，当步骤s4时，在上述源极41、汲极42和阻障层30上，用氧化镧和氧化铝形成的铝酸镧系的金属氧化层，在本例中，是以雷射镀膜(pulsed laser deposition,pld)法为例，在阻障层30上交替地形成如图6所示复数层的氧化镧层51和复数层的氧化铝层52，每层的氧化镧层51或氧化铝层52的厚度为0.2～2纳米。由于雷射镀膜是借由激光束击打氧化栏和氧化铝靶材而镀覆，可以控制击打的激光脉冲多寡和时间长短，决定每一氧化镧层51或氧化铝层52的厚度，借此控制两者比例，从而调整未来铝酸镧系介电层(la
2-x
al
x
o3)50中的x值，其中x为大于0.1且小于1.0。
20.步骤s5时，如图7所示，去除位于源极41和汲极42上方的铝酸镧系介电层的牺牲区53(如图5所示)，并且整体加热至摄氏400～800度进行快速退火，使复数层的氧化镧层51和复数层的氧化铝层52均匀混层而形成混层的铝酸镧系介电层50，铝酸镧系介电层50的厚度为1纳米至50纳米。借此完善以iii-v族元素作为通道层的电子器件的操作特性。
21.当然，如本技术领域具有通常知识者可以轻易推知，此处的雷射镀膜法并非局限，无论是蒸镀、原子层沉积(atomic layer deposition,ald)、或分子束磊晶(molecular beam epitaxy,mbe)的方式，均属于本发明成形铝酸镧系介电层的可采用成形方式。最后如图8所示的步骤s6，在混层均匀的铝酸镧系介电层50上，形成例如0.1至2μm厚的镍/金的金属迭层，再由上光阻和曝光显影及蚀刻，在介于源极41和汲极42之间形成栅极60。
22.以下是铝酸镧系镀膜层厚度在2-50纳米时，la
2-x
al
x
o3不同组成(x值不同)时，其介电系数与崩溃电压的结果比较如表1所示：
23.表1
[0024][0025]
由于介电值高，同时具有高崩溃电压，完全符合iii-v族mosfet所需，可以在栅极施加电压时，顺利阻断电子通道，尤其是介电系数高的情况下，需要施加的栅极电压可更低而仍保有足够的电场对于电子通道进行断路控制，不仅有效提升电子讯号转换速率，晶体管的电容值越高，且相同电容下介电层的厚度，能够有效降低直接穿隧(direct tunneling)所造成的漏电流避免晶体管的电气性质劣化。此外，如本技术领域具有通常知识者所能轻易理解，栅极亦可采用诸如al、cu、w、ti、ta、tin、tial、tialn、tan、nisi、cosi以及其他功函数与基材材料兼容的导电材料，或以上之任意组合。栅极60之电极层可由诸如原子层沉积、化学气相沉积、物理气相沉积、电镀或以上之任意组合成形。而栅极的宽度则介于约30纳米至60纳米之间。
[0026]
第二较佳实施例
[0027]
本发明第二较佳实施例的步骤如图9所示，其中与前一实施例相同的步骤s1’和s2’以及对应的图10和图11，同样是在基板10’上形成通道层20’，以及在通道层20’上形成阻障层30’，于此不再赘述。随后在步骤s3’时，除同样是在阻障层30’上形成源极41’和汲极42’，并且如图12所示，以蚀刻的方式在阻障层30’上形成厚度大于0但小于10纳米的凹限部32’。
[0028]
在本实施例中，图13的步骤s4’是采电子枪蒸镀(e-gun evaporator)法，同时以电子束蒸发氧化镧和氧化铝材料，使氧化镧和氧化铝成为气态后沉积，借由提供相异的电子束电流量，选择相异的蒸发速度，使得氧化镧和氧化铝分子以不同比例的分子流量混合后，大致均匀地沉积在阻障层30’上，由于操作环境本身就保有例如400～800℃的操作温度，使得沉积的前质可以被直接均匀混层构成本发明的铝酸镧系介电层50’及位于源极41’和汲极42’上的牺牲部53’。
[0029]
此外，例如在真空环境下对氧化镧和氧化铝材料加热使其升华成为气态后，以不同比例混合而沉积在阻障层30’或通道层20’上，借由使氧化镧和氧化铝的分子流量在摄氏400～800度的温度下混合而沉积，最佳的温度是摄氏450～500度，或者是沉积后加热至摄氏400～800度进行快速退火，均可在阻障层上形成适当比例的均匀分布铝酸镧系介电层。最后在图14和图15的步骤s5’、s6’，和前一实施例相同，经由去除牺牲部53’并且在铝酸镧
系介电层50’对应凹陷部32’的位置上成形栅极60’，即可完成本发明所揭露的具有铝酸镧系介电层的iii-v族半导体元件。
[0030]
如上表1所示，只要在制造过程中改变选择比例，就可以让依照本发明所制造的晶体管介电层具有较佳的介电系数或较佳的崩溃电压，具有一个大范围的电气性能变化范围，因此可以依照使用者需求进行变化，提供产品的使用弹性，符合市场需求。
[0031]
上述制造方法在iii-v族元素的通道层(或阻障层)上形成的铝酸镧系介电层提供了高介电系数，其介电系数k为24～28，而且其崩溃电压介于9.6～10.0mv/cm，对于现有使用iii-v族元素作为通道层材料的半导体器件而言，可以得到与通道层材料对应的适当的金属氧化层，而且由于硅元素对于iii-v材料是n型掺杂，本发明所使用之铝酸镧系介电层避免了硅基的氧化介电层用于iii-v族通道层时产生掺杂效应进而影响通道不易关闭的问题，而且高介电系数可以得到较佳的闸极操作性能，能够有效降低直接穿隧所造成的漏电流，从而使整体电子器件微型化成为可行。