形成封装结构的方法与流程

1.本技术的实施例涉及形成封装结构的方法。


背景技术：

2.半导体集成电路(ic)产业经历了快速增长。半导体制造工艺的持续进步导致集成电路(“ic”)具有具有更精细部件和/或更高集成度的半导体器件。功能密度(即，每ic芯片面积的互连器件的数量)普遍增加，而部件尺寸(即，可以使用制造工艺创建的最小组件)减小。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。
3.已经开发了先进的ic封装技术以进一步降低集成到许多电子设备中的ic的密度和/或改进ic的性能。例如，ic封装件已经发展，使得多个ic可以垂直堆叠在所谓的三维(“3d”)封装件或2.5d封装件(使用中介层)中。需要将这些先进的ic封装技术与ic设计相结合。


技术实现要素：

4.根据本技术的实施例的一个方面，提供了一种形成封装结构的方法，包括：接收用于单个工艺节点的单个芯片的单个芯片设计，其中，单个芯片设计具有设计规范；以及通过以下方式从单个芯片设计生成多芯片、混合节点设计：基于设计规范将单个芯片设计分解成具有不同功能和不同工艺节点的芯粒，以及将芯粒集成到堆叠芯片封装结构中。
5.根据本技术的实施例的另一个方面，提供了一种形成封装结构的方法，包括：接收用于芯粒的堆叠封装布置，芯粒通过将单个工艺节点的单个芯片的单个芯片设计分解成具有不同功能和不同工艺节点的芯粒而生成，其中，芯粒满足与单个芯片的单个芯片设计相对应的设计规范；以及基于堆叠封装布置将芯粒组装和堆叠在堆叠芯片封装结构中。
6.根据本技术的实施例的又一个方面，提供了一种形成封装结构的方法，包括：接收用于单个工艺节点的单个芯片的单个芯片设计，其中，单个芯片设计具有设计规范；将单个芯片设计分解成芯粒功能；根据芯粒功能选择芯粒；选择用于芯粒的堆叠芯片封装结构；以及调整芯粒、芯粒的工艺节点和芯粒的堆叠布置，直到生成满足设计规范的多芯片、混合节点设计。
附图说明
7.当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
8.图1是根据本公开的各个方面部分或整体的使用人工智能(ai)技术由单个芯片设计生成多芯片、混合节点堆叠封装设计的方法的流程图。
9.图2图示了根据本公开的各个方面部分或整体的使用图1的方法由单个芯片设计生成多芯片、混合节点堆叠封装设计。
10.图3a-图3c图示了根据本公开的各个方面的部分或整体的使用图3的方法由多种单个芯片设计生成多种多芯片、混合节点堆叠封装设计。
11.图4图示了根据本公开的各个方面的通过图1的方法基于由单个芯片设计生成的多芯片、混合节点堆叠封装设计的部分或全部来组装多芯片、混合节点封装件。
12.图5a-图5d是根据本公开的多个方面的多芯片、混合节点封装件的多个局部截面图。
13.图6根据本公开的各个方面比较了提供相同系统的单个芯片和多芯片、混合节点封装件的测试性能。
14.图7是提供根据本公开的各个方面部分或整体的实施多芯片、混合节点封装方法(诸如图1的方法)以提供多芯片、混合节点封装件的多芯片、混合节点封装系统。
具体实施方式
15.本公开总体上针对三维(3d)封装技术，更具体地，针对使用人工智能由单个芯片设计生成多芯片、混合节点堆叠封装件。
16.以下公开提供了许多不同的实施例或示例，用于实现本发明的不同特征。下面描述组件和布置的具体示例以简化本公开。当然，这些仅仅是示例并且不旨在进行限制。例如，在下面的描述中，在第二部件之上或上方形成第一部件可以包括第一和第二部件直接接触地形成的实施例，并且还可以包括附加部件可以在第一部件和第二部件之间形成的实施例，使得第一部件和第二部件可以不直接接触。
17.此外，本公开可以在各种示例中重复参考数字和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不规定所讨论的各种实施例和/或配置之间的关系。此外，在随后的本公开中，在另一部件上、连接和/或耦合的部件的形成可以包括其中特部件直接接触地形成的实施例，并且还可以包括其中可以形成插入部件的附加部件的实施例，使得部件可能不直接接触。此外，空间相关术语，例如，“下”、“上”、“水平”、“垂直”、“上方”、“上面”、“下方”、“下面”、“之上”、“之下”、“顶部”、“底部”等及其派生词(例如，“水平”、“向下”、“向上”等)用于便于本公开一个部件与另一部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方向。
18.图1是根据本公开各个方面部分或整体的使用人工智能(ai)技术由单个芯片设计生成多芯片、混合节点堆叠封装设计的方法的流程图。图2图示了根据本公开各个方面部分或整体的使用图1的方法由单个芯片设计生成多芯片、混合节点堆叠封装设计。方法10可以促进使用先进封装技术的异构集成、扩大单个芯片设计的可制造性设计(dfm)和/或降低由单个芯片设计提供的系统的制造成本和/或尺寸。不同的实施例可能具有不同的优点，并且没有特定优点被任一实施例需要。为了清楚起见，图1和图2已经被简化以更好地理解本公开的发明概念。可以在图1和图2中添加附加部件，并且在图1和图2的其他实施例中，下面描述的一些部件可以被替换、修改或消除。
19.方法10开始于框15，接收用于单个技术工艺节点的单个芯片(或管芯)的单个芯片设计。单个芯片包括至少一个功能集成电路(ic)，诸如被配置为执行逻辑功能、存储器功能、数字功能、仿真功能、混合信号功能、射频(rf)功能、输入/输出(i/o)功能、通信功能、电源管理功能和/或其他功能的ic。在一些实施例中，半导体代工厂从客户接收用于单个芯片
的单个ic芯片设计。在一些实施例中，单个芯片设计用于片上系统(soc)，soc通常是指具有多种功能的单个芯片或单片管芯。在一些实施例中，soc是具有制造在其上的整个系统(诸如计算机系统)的单个芯片。在一些实施例中，单个芯片设计用于单个芯片100a(也称为单片管芯)，诸如图2中所描绘的，单个芯片100a包括用于具有中央处理单元(cpu)102、图形处理单元(gpu)104、存储器单元106、通信单元108、通信单元110和电源管理单元112的系统的电路系统和/或电路。例如，单个芯片100a是soc。
20.可以根据设计规范操作系统的每个单元，该设计规范例如包括单个芯片100a的物理度量标准(例如，组件类型、尺寸等)、性能度量标准和/或操作度量标准。设计规范还包括单个芯片100a的功率、性能、面积和成本(ppac)规范。在所示实施例中，设计规范指示：cpu 102每秒可以处理100peta(一千万亿)浮点运算(pflops)；gpu 104可以输出240帧/秒(fps)并提供8k分辨率(即，图像分辨率和/或显示分辨率具有约8,000像素的宽度)；存储器单元106可以提供静态随机存取存储器(sram)，sram具有不同尺寸(诸如分别为16兆字节(m)、256m和8g字节(g))的第一级(l1)缓存(cache)、第二级(l2)缓存和第三级(l3)缓存；通信单元108可以通过例如实施5g(即，第5代)无线通信协议来支持有线通信和/或无线通信；通信单元110可以例如通过实施千兆以太网协议(即，每秒一千兆位(1000兆位每秒(mbps)，诸如10/100/1000mbps的数据传输速率)来支持有线通信和/或无线通信；和/或，电源管理单元112可以支持约0.6伏(v)至约5v的电源电压。
21.单个芯片100a的电路系统可以包括各种无源微电子器件和有源微电子器件，诸如电阻器、电容器、电感器、二极管、p型场效应晶体管(pfet)、n型fet(nfet)、金属氧化物半导体(mos)fet(mosfet)、互补mos(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其他合适的器件或它们的组合。配置和布置多种微电子器件以提供单个芯片100a的功能不同区域，诸如cpu102、gpu 104、存储器单元106、通信单元108、通信单元110和/或电源管理单元112。在一些实施例中，晶体管中的一个或多个被配置为平面晶体管，其中平面晶体管的沟道形成在各自的源极/漏极之间的半导体衬底中，并且各自的金属栅极设置在沟道上(例如，在其中形成沟道的半导体衬底的部分上)。在一些实施例中，晶体管中的一个或多个被配置为非平面晶体管，其中非平面晶体管的沟道形成在从半导体衬底延伸的半导体鳍中并且在半导体鳍上/半导体鳍中的各自的源极/漏极之间，其中各自的金属栅极设置在半导体鳍的沟道上并包裹半导体鳍的沟道(即，非平面晶体管是鳍状场效应晶体管(finfet))。在一些实施例中，晶体管中的一个或多个是被配置为具有在半导体层中形成的沟道的非平面晶体管，沟道悬置在半导体衬底上方并且在各自的源极/漏极之间延伸，其中各自的金属栅极设置在沟道上并且围绕沟道(即，非平面晶体管是全环栅(gaa)晶体管)。在一些实施例中，多种器件组件和/或器件部件可以包括半导体衬底、掺杂阱(例如，n阱和/或p阱)、隔离部件(例如，浅沟槽隔离(sti)结构和/或其他合适的隔离结构)、金属栅极(例如，具有在栅极电介质上的栅电极的金属栅极)、沿着金属栅极的侧壁的栅极间隔件、源极/漏极部件(例如，外延源极/漏极部件、轻掺杂源极/漏区、重掺杂源/漏区等)和/或多层互连(mli)部件。
22.如上所述，诸如单个芯片100a的单个芯片通过单个技术工艺节点制造。通常，工艺节点(或技术节点)是指实施制造工艺的系列以根据设计规则(即，预定部件尺寸和/或预定公差内的部件尺寸)的给定集合制造ic。在一些实施例中，工艺节点是指可以制造ic的最小
金属节距、最小金属半节距、最小栅极长度和/或其他最小物理尺寸的制造工艺的系列。芯片密度通常随着工艺节点的减小而增加。例如，在5nm工艺节点处制造的芯片(例如，5nm(n5)芯片)的每面积晶体管数量大于在22nm工艺节点处制造的芯片(例如，22nm(n22)芯片)的每面积晶体管数量，因此n5芯片可以提供更大的计算能力而比n22芯片消耗更少的能量。在本示例中，单个芯片100a是n3芯片。例如，cpu 102、gpu 104、存储器单元106、通信单元108、通信单元110和电源管理单元112的多种组件和/或电路系统是使用n3半导体制造工艺在晶圆上制造的。
23.方法10在框20处继续，其中基于包括ppac规范在内的设计规范，将单个芯片设计的单个芯片(诸如单个芯片100a)分解为具有不同功能和不同工艺节点的芯粒(chiplet)。例如，单个芯片100a被分解成芯粒(即，芯粒的集合)，包括两个n3 gpu芯粒122、八个n5静态随机存取存储器(sram)芯粒124、五个n65 rf芯粒126和两个c013 bcd芯粒128(即0.13微米(μm)节点(c013)双极、cmos和dmos(bcd)技术芯片)。芯粒提供的系统能够处理100pflops、输出240fps、提供8k分辨率、提供16ml1缓存、提供256ml2缓存、提供8g l3缓存、支持5g和1000g通信协议、并且支持约0.6v到约5v电压范围的供电，如同通过单个芯片100a的设计规范所提供的。芯粒还满足单个芯片100a的ppac规范，诸如功率要求、性能要求、尺寸要求、成本要求、带宽要求和/或其他度量标准要求。芯粒因此具有具有不同功能(即，gpu、rf、sram、bcd等)和不同工艺节点(例如n3、n5、n65、c013等)的芯粒，其中基于设计规范(包括ppac规范)选择芯粒的功能和工艺节点。因此，通过芯粒提供的系统与通过单个芯片100a提供的系统基本上相同。芯粒因此能够替代单个芯片100a。在一些实施例中，芯粒无缝集成到单个芯片100a的应用中(即，芯粒和单个芯片100a可以用于具有相似结果的相同应用中)。在一些实施例中，芯粒的系统的性能(例如，处理速度、储存容量、成像分辨率等)与单个芯片100a的性能基本上相同。在一些实施例中，芯粒的系统的性能(例如，处理速度、储存容量、成像分辨率等)可以优于单个芯片100a的系统的性能。在一些实施例中，芯粒的成本和/或尺寸小于单个芯片100a的成本和/或尺寸。
24.方法10在框25处继续，其中通过生成单个芯片100a的多芯片、混合节点封装设计，从而将芯粒集成到堆叠芯片封装结构中。例如，将芯粒布置到至少一个芯粒堆叠件中并根据合适的多芯片封装技术进行封装，诸如布置到衬底上晶圆上芯片(cowos)封装件、集成扇出(info)封装件、集成芯片上系统(soic)封装件、其他三维集成电路(3dic)封装件或实施多芯片封装技术的组合的混合封装件中。在一些实施例中，芯粒被组织成多芯片、混合节点封装件100b，诸如cowos封装件或info封装件。例如，将芯粒布置到四个芯粒堆叠件(即，gpu芯粒122的堆叠件、sram芯粒124的堆叠件、rf芯粒126的堆叠件和bcd芯粒128的堆叠件)中，当多芯片、混合节点封装件100b是cowos封装件时四个芯粒堆叠件附接到中介层，或者当多芯片、混合节点封装件100b是info封装件时四个芯粒堆叠件附接到重分布层(rdl)，其中中介层和/或rdl可以进一步附接到封装衬底。在一些实施例中，芯粒被组织成多芯片、混合节点封装件100c，诸如soic封装件。例如，将芯粒布置到gpu芯粒122的堆叠件中(其中gpu芯粒122的堆叠件可以附接到封装衬底)和附接到gpu芯粒122的堆叠件的四个芯粒堆叠件(即，四个sram芯粒124的堆叠件、四个sram芯粒124的堆叠件、rf芯粒126的堆叠件和bcd芯粒128的堆叠件)中。在多芯片、混合节点封装件100c中，gpu芯粒122的尺寸大于sram芯粒124、rf芯粒126和bcd芯粒128的尺寸。
25.在一些实施例中，多芯片、混合节点封装模块150在框20处执行分解并且在框25处执行集成。在一些实施例中，多芯片、混合节点封装模块150将单个工艺节点的单个芯片的单个芯片设计分解为芯粒功能，基于芯粒功能和设计规范选择芯粒，基于设计规范选择芯粒的堆叠布置，并且调整芯粒、芯粒的工艺节点和/或芯粒的堆叠布置以满足单个芯片的设计规范，包括ppac规范。在一些实施例中，多芯片、混合节点封装模块150调整芯粒、芯粒的工艺节点和/或芯粒的堆叠布置以优化ppac。在一些实施例中，多芯片、混合节点封装模块150调整芯粒、芯粒的工艺节点和/或芯粒的堆叠布置以优化芯粒的性能度量标准。调整芯粒、芯粒的工艺节点和/或堆叠布置可以包括切换出芯粒(例如，将n3 gpu芯粒切换为n5 gpu芯粒，将芯粒的第一组合切换为芯粒的第二组合等)、重新布置芯粒(例如，重新组织芯粒堆叠件)、切换堆叠芯片封装结构的类型、和/或可以修改芯粒以满足设计规范的其他合适的动作。
26.多芯片、混合节点封装模块150可以评估所选堆叠布置中的第一芯粒和所选堆叠布置中的第二芯粒，并确定第一芯粒和第二芯粒是否满足设计规范，包括ppac规范。在一些实施例中，第一芯粒(而不是第二芯粒)提供满足设计规范的系统，从而利用所选堆叠布置中的第一芯粒构建多芯片、混合节点封装件。在一些实施例中，第一芯粒和第二芯粒都提供满足设计规范的系统。在这样的实施例中，多芯片、混合节点封装模块150可以确定由第一芯粒提供的系统的成本和/或尺寸小于由第二芯粒提供的系统的成本和/或尺寸，从而利用所选堆叠布置中的第一芯粒构建多芯片、混合节点封装件。在这样的实施例中，多芯片、混合节点封装模块150可以确定由第二芯粒提供的系统的性能度量标准和/或功率度量标准优于由第一芯粒提供的系统的性能度量标准和/或功率度量标准，从而利用第二芯粒构建多芯片、混合节点封装件。
27.多芯片、混合节点封装模块150可以评估在第一堆叠布置和第二堆叠布置中的所选芯粒并且确定第一堆叠布置和第二堆叠布置是否满足设计规范，包括ppac规范。在一些实施例中，第一堆叠布置(而不是第二堆叠布置)提供满足设计规范的系统，从而利用第一堆叠布置中的芯粒构建多芯片、混合节点封装件。在一些实施例中，第一堆叠布置和第二堆叠布置都提供满足设计规范的系统。在这样的实施例中，多芯片、混合节点封装模块150可以确定具有第一堆叠布置的系统的成本和/或尺寸小于具有第二堆叠布置的系统的成本和/或尺寸，从而利用第一堆叠布置中的芯粒构建多芯片、混合节点封装件。在这样的实施例中，多芯片、混合节点封装模块150可以确定具有第二堆叠布置的系统的性能度量标准和/或功率度量标准优于具有第一堆叠布置的系统的性能度量标准和/或功率度量标准，从而利用第二堆叠布置中的芯粒构建多芯片、混合节点封装件。
28.在一些实施例中，多芯片、混合节点封装模块150使用高性能计算(hpc)技术以进行分解和集成。在一些实施例中，多芯片、混合节点封装模块150使用仿真以进行分解和集成。例如，多芯片、混合节点封装模块150仿真由芯粒和/或堆叠布置的不同组合提供的系统、评估系统、并且选择满足设计规范(包括ppac规范)的芯粒和对应的堆叠布置。然后可以构建包括所选芯粒和对应的堆叠布置的多芯片、混合节点封装件。在一些实施例中，多芯片、混合节点封装模块150使用数据和/或数据库以进行分解和集成。例如，多芯片、混合节点封装模块150搜索数据库，数据库将系统的系统度量标准与芯粒和/或堆叠布置的不同组合相关联，并从数据库中选择与具有符合设计规范(包括ppac规范)的系统度量标准的系统
相对应的芯粒和对应的堆叠布置。然后可以构建包括所选芯粒和对应的堆叠布置的多芯片、混合节点封装件。在一些实施例中，多芯片、混合节点封装模块150使用挖掘数据(包括大数据)，以由单个芯片100a生成多芯片、混合节点封装设计。
29.在一些实施例中，多芯片、混合节点封装模块150使用机器学习以进行分解和集成。例如，通过多次迭代多芯片、混合节点封装模块150可以操纵一个或多个芯粒参数(例如，调整芯粒类型、调整芯粒数量、调整芯粒尺寸、调整芯粒工艺节点、调整芯粒度量标准等)和/或封装参数(例如，调整芯粒堆叠布置、调整封装件类型、调整芯粒堆叠件数量等)，以开发使用机器学习过程的多芯片、混合节点封装模型直到多芯片、混合节点封装模型满足单个芯片的设计规范(包括ppac规范)。在一些实施例中，每个多芯片、混合节点封装模型满足相应单个芯片的设计规范。在一些实施例中，多芯片、混合节点封装模型满足多个单个芯片设计的设计规范。机器学习通常可以指使用算法以解析数据、根据数据学习并基于数据做出确定或预测，诸如给定芯粒是否具有满足给定单个芯片的设计规范的给定堆叠布置。机器学习使用的算法可以根据数据学习，而无需依赖基于规则的编程。机器学习算法可以包括参数模型、非参数模型、深度学习模型、神经网络、线性判别分析模型、二次判别分析模型、支持向量机、随机森林算法、最近邻算法、组合判别分析模型、k-均值聚类算法、监督模型、无监督模型、逻辑回归模型、多变量回归模型、惩罚多变量回归模型和/或其他类型的模型。
30.图3a-图3c图示了根据本发明的各个方面可以通过将单个工艺节点的单个芯片的单个芯片设计分解成芯粒并将芯粒集成到堆叠芯片封装结构中来生成的各种多芯片、混合节点封装设计。为了清楚起见以更好地理解本公开的发明概念，已经简化了图3a-图3c。可以在多芯片、混合节点封装件中添加附加部件，并且在多芯片、混合节点封装件的其他实施例中可以替换、修改或消除下面描述的一些部件。
31.转向图3a，多芯片、混合节点封装模块150接收单个工艺节点(诸如n3工艺节点)的单个芯片200a的单个芯片设计(尽管本公开考虑了单个芯片200a用于不同工艺节点的实施例)。单个芯片200a是包括cpu 202a、gpu 204a、存储器单元206a(例如，sram)、通信单元208a(例如，rf单元或模块)、通信单元210-1(例如，互联网单元或模块)以及电源管理单元212a的soc。多芯片、混合节点封装模块150还接收与单个芯片200a相对应的设计规范，包括ppac规范210a。根据单个芯片设计规范，cpu 202a被配置为处理100pflops；gpu 204a被配置为输出240fps并提供8k分辨率；存储器单元206a被配置为提供分别具有16m、256m和8g的l1缓存、l2缓存和l3缓存的sram；通信单元208a被配置为支持5g；通信单元210-1被配置为支持1000g；和/或电源管理单元112被配置为支持约0.6v至约5v的电压。此外，在一些实施例中，ppac规范210a指示单个芯片200a将被制造成具有：约45w的额定功率、三种操作模式(例如，正常、慢和动力(turbo))，尺寸小于约1cm2(即，约1厘米乘以1厘米的长度乘以宽度)，并且成本低于约1000美元。
32.多芯片、混合节点封装模块150基于设计规范(包括ppac规范210a)将单个芯片200a分解成具有不同功能和不同工艺节点的芯粒，并将芯粒集成到堆叠芯片封装结构中，从而提供多芯片、混合节点封装件300a(即，具有设计规范(包括ppac规范210a)的芯粒)。例如，单个芯片200a被分解成各种芯粒，诸如cpu芯粒302a(例如，可以共同配置为提供100pflops的两个n3 cpu芯粒302a-1和六个n7 cpu芯粒302a-2)、gpu芯粒304a(例如，可以
共同配置为输出240fps并提供8k分辨率的两个n3 gpu芯粒304a-1和四个n7 gpu芯粒304a-2)、存储器芯粒306a(例如，用于提供16m的l1缓存的一个n3 sram芯粒306a-1，用于提供256m的l2缓存的一个n7 sram芯粒306a-2，以及用于提供8g的l3缓存的一个n10 sram芯粒306a-3)、通信芯粒308a(例如，支持5g的一个n28、rf芯粒)、通信芯粒310a(例如，支持1000g的一个40nm互联网芯粒)和电源管理芯粒312a(例如，支持约0.6v到约5v电压的一个n40电源芯粒)。
33.基于任何合适的多芯片封装技术，多芯片、混合节点封装模块150进一步将cpu芯粒302a、gpu芯粒304a、存储器芯粒306a、通信芯粒308a、通信芯粒310a和电源管理芯粒312a(统称为芯粒)布置到至少一个芯粒堆叠件中以提供多芯片、混合节点封装件300a。例如，多芯片、混合节点封装件300a是cowos封装件、info封装件、soic封装件、其他3dic封装件和/或实施多芯片封装技术组合的3dic封装件，诸如本文所述的那些。可以以任何合适的方式堆叠各种芯粒(即，按相同功能堆叠、按不同功能堆叠等)。在一些实施例中，多芯片、混合节点封装件300a的成本和/或尺寸小于单个芯片200a的成本和/或尺寸(即，成本低于1000美元和/或尺寸小于1cm2)，同时提供三种操作模式、与单个芯片200a相同或优于单个芯片200a的额定功率、和/或提供与单个芯片200a相同的功能。
34.转向图3b，多芯片、混合节点封装模块150接收单个工艺节点(诸如n3工艺节点)的单个芯片200b的单个芯片设计。单个芯片200b类似于单个芯片200a，除了单个芯片200b的cpu和gpu要求不同于单个芯片200a的cpu和gpu要求。例如，单个芯片200b是包括cpu 202b、gpu204b、存储器单元206a、通信单元208a、通信单元210-1和电源管理单元212a的soc。根据单个芯片设计规范，cpu 202b被配置为处理80pflops，而不是100pflops，gpu 204b被配置为输出120fps，而不是240fps。此外，在一些实施例中，ppac规范210b不同于ppac规范210a。例如，ppac规范210b指示单个芯片200b将被制造成具有约15w的额定功率、三种操作模式(例如，正常、慢和动力)、小于约2cm2的尺寸和低于约500美元(usd)的成本。
35.多芯片、混合节点封装模块150基于包括ppac规范210b的设计规范将单个芯片200b分解成具有不同功能和不同工艺节点的芯粒。例如，单个芯片200b被分解成cpu芯粒302b(例如，可以共同配置为提供80pflops的两个n3 cpu芯粒302a-1和八个n7 cpu芯粒302a-2)、gpu芯粒304b(例如，可以共同配置为提供120fps和8k分辨率的四个n5 gpu芯粒304b-1和四个n7 gpu芯粒304a-2)、存储器芯粒306b(例如，提供16m的l1缓存的一个n10 sram芯粒306b-1、提供256m的l2缓存的一个n10 sram芯粒306b-2、提供8g的l3缓存的一个n10 sram芯粒306a-3)、通信芯粒308a(例如，支持5g的一个n28 rf芯粒)、通信芯粒310a(例如，支持1000g的一个n40互联网芯粒)和电源管理芯粒312a(例如，支持约0.6v到约5v电压的一个n40电源芯粒)。
36.多芯片、混合节点封装模块150进一步将芯粒集成到堆叠芯片封装结构中，从而提供多芯片、混合节点封装件300b(即，提供具有设计规范(包括对应于单个芯片200b的ppac规范210b)的系统的芯粒)。例如，基于任何合适的多芯片封装技术，多芯片、混合节点封装模块150将cpu芯粒302b、gpu芯粒304b、存储器芯粒306b、通信芯粒308a、通信芯粒310a和电源管理芯粒312a(统称为芯粒)布置到至少一个芯粒堆叠件中以提供多芯片、混合节点封装件300b。例如，多芯片、混合节点封装件300b是cowos封装件、info封装件、soic封装件、其他3dic封装件和/或实施多芯片封装技术组合的3dic封装件，诸如本文所述的那些。可以以任
何合适的方式堆叠各种芯粒(即，按相同功能堆叠、按不同功能堆叠等)。在一些实施例中，多芯片、混合节点封装件300b的成本和/或尺寸小于单个芯片200b的成本和/或尺寸(即，成本少于500美元和/或尺寸小于2cm2)，同时提供三种操作模式、与单个芯片200b相同或由于单个芯片200b的额定功率、和/或提供与单个芯片200b相同的功能。
37.转向图3c，多芯片、混合节点封装模块150接收单个工艺节点(例如n3工艺节点)的单个芯片200c的单个芯片设计。单个芯片200c类似于单个芯片200a，除了单个芯片200c的cpu、gpu和通信要求不同于单个芯片200a的cpu、gpu和通信要求。例如，单个芯片200c是包括cpu 202c、gpu 204c、存储器单元206a、通信单元208a、通信单元210-3和电源管理单元212a的soc。根据单个芯片设计规范，cpu 202c被配置为处理60pflops，而不是100pflops，gpu 204b被配置为输出100fps，而不是240fps，通信单元210-3被配置为支持100g，而不是1000g。此外，在一些实施例中，ppac规范210c不同于ppac规范210a。例如，ppac规范210c指示单个芯片200c将被制造成具有小于约15w的额定功率、两种操作模式(例如，正常和慢)、小于约2cm2的尺寸和小于约500美元的成本。
38.多芯片、混合节点封装模块150基于包括ppac规范210c的设计规范将单个芯片200c分解成具有不同功能和不同工艺节点的芯粒。例如，单个芯片200c被分解成cpu芯粒302c(例如，可以共同配置为提供60pflops的一个n3 cpu芯粒302a-1和八个n10 cpu芯粒302c-1)、gpu芯粒304c(例如，可以共同配置为提供100fps和8k分辨率的四个n5 gpu芯粒304b-1和四个n10 gpu芯粒304c-1)、存储器芯粒306c(例如，提供16m的l1缓存的一个n10 sram芯粒306b-1，提供256m的l2缓存的一个n16 sram芯粒306c-1，提供8g的l3缓存的一个n16 sram芯粒306c-2)、通信芯粒308c(例如，支持5g的一个n40 rf芯粒)、通信芯粒310c(例如，支持100g的一个n65互联网芯粒)和电源管理芯粒312a(例如，一个支持约0.6v到约5v电压的n40电源芯粒)。
39.多芯片、混合节点封装模块150进一步将芯粒集成到堆叠芯片封装结构中，从而提供多芯片、混合节点封装件300c(即，提供具有设计规范(包括对应于单个芯片200c的ppac规范210c)的系统的芯粒)。例如，基于任何合适的多芯片封装技术，多芯片、混合节点封装模块150将cpu芯粒302c、gpu芯粒304c、存储器芯粒306c、通信芯粒308c、通信芯粒310c和电源管理芯粒312a(统称为芯粒)布置到至少一个芯粒堆叠件中以提供多芯片、混合节点封装件300c。例如，多芯片、混合节点封装件300c是cowos封装件、info封装件、soic封装件、其他3dic封装件和/或实施多芯片封装技术组合的3dic封装件，例如本文所述的那些。可以以任何合适的方式堆叠各种芯粒(即，按相同功能堆叠、按不同功能堆叠等)。在一些实施例中，多芯片、混合节点封装件300c的成本和/或尺寸小于单个芯片200c的成本和/或尺寸(即，成本小于500美元和/或尺寸小于2cm2)，同时提供两种操作模式、与单个芯片200c相同或优于单个芯片200c的额定功率、和/或提供与单个芯片200c相同的功能。
40.注意，多芯片、混合节点封装件300a-300c使用一些相同的芯粒，但仍然提供具有不同规范(例如，不同的pflops、不同的fps、不同的数据传输速率(例如，100g对1000g)、和/或不同的ppac指标)的不同系统。例如，多芯片、混合节点封装件300a-300c各自具有至少一个n3 cpu芯粒302a-1和至少一个n40电源管理芯粒312a。在另一示例中，多芯片、混合节点封装件300a和多芯片、混合节点封装件300b各自具有至少一个n7 gpu芯粒304a-2和至少一个n10 sram芯粒306a-3。相应地，本方法不是单独制造单个芯片200a-200c，而是提供处理
晶圆以形成具有不同功能和不同工艺节点的芯粒并将这些芯粒集成到特有的组合和/或封装布置中以提供不同的系统。例如，在图4中，使用n3工艺制造晶圆350以提供n3 cpu芯粒302a-1，使用n7工艺制造晶圆352以提供n7 gpu芯粒304a-2，使用n10工艺制造晶圆354以提供n10 sram芯粒306a-3，并且使用n40工艺制造晶圆356以提供n40电源管理芯粒(pow)312a。在切割和分类之后，各种芯粒可以集成到多芯片、混合节点封装件300a-300c中以提供单个芯片200a-200c的系统，而不必使用单个更先进的工艺节点(例如n3工艺节点)来制造系统。因此，所提出的方法可以通过将系统提供在诸如本文所述的多芯片、混合节点封装件中而不是单个芯片中来显著降低与系统相关联的制造成本和/或时间。
41.在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c是使用平面晶体管技术制造的，因此，它们各自的soc的各个单元的电路系统和/或电路由平面晶体管形成。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c是使用非平面晶体管技术制造的，因此，它们各自的soc的各个单元的电路回路和/或电路由非平面晶体管(诸如finfet和/或gaa晶体管)形成。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c是使用混合晶体管技术制造的，因此，取决于设计要求它们各自的soc的各个单元的电路回路和/或电路由平面晶体管和/或非平面晶体管形成。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c使用平面晶体管技术来制造，并且它们的对应的多芯片、混合节点封装件300a、多芯片、混合节点封装件300b和/或多芯片、混合节点封装件300c使用非平面晶体管技术来制造。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c封装件300c使用非平面晶体管技术来制造，它们的对应的多芯片、混合节点封装件300a、多芯片、混合节点封装件300b和/或多芯片、混合节点封装件300c使用平面晶体管技术来制造。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c封装件300c使用平面晶体管技术来制造，它们的对应的多芯片、混合节点封装件300a、多芯片、混合节点封装件300b和/或多芯片、混合节点封装件300c使用平面晶体管技术和非平面晶体管技术的组合来制造。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c使用平面晶体管技术来制造，它们的对应的多芯片、混合节点封装件300a、多芯片、混合节点封装件300b和/或多芯片、混合节点封装件300c使用平面晶体管技术来制造。在一些实施例中，单个芯片200a、单个芯片200b和/或单个芯片200c使用非平面晶体管技术来制造，它们的对应的多芯片、混合节点封装件300a、多芯片、混合节点封装件300b和/或多芯片、混合节点封装件300c使用非平面晶体管技术来制造。本公开设想了多芯片封装模块150基于任何合适的晶体管技术生成多芯片、混合节点封装件，只要多芯片、混合节点封装件提供如客户的单个芯片设计所指定的那样运行和执行的系统。
42.图5a-图5d是根据本发明的各个方面通过分解单个工艺节点的单个芯片的单个芯片设计并集成到堆叠芯片封装结构中而生成的芯粒的多芯片、混合节点封装件的各种局部截面图。在一些实施例中，多芯片封装模块150生成芯粒的堆叠封装布置。在图5a-图5d中，芯粒包括cpu芯粒410a、gpu芯粒410b、sram芯粒410c(在一些实施例中，其被配置为提供l1缓存)、sram芯粒410d(在一些实施例中，其被配置为提供l2缓存)、互联网芯粒410e和rf芯粒410f。为了清楚起见以更好地理解本公开的发明概念，图5a-图5d已经被简化。可以在多芯片、混合节点封装件中添加附加部件，并且可以在多芯片、混合节点封装件的其他实施例中替换、修改或消除下面描述的一些部件。
43.转向图5a，根据本公开的各个方面部分或全部的提供了通过使用cowos多芯片封装技术布置芯粒的cowos封装件500a(即，多芯片、混合节点封装件)。cowos封装件500a包括附接到衬底504(例如，封装衬底)的晶圆上芯片(cow)结构502。cow结构502包括附接到中介层515的至少一个芯粒堆叠件，诸如芯粒堆叠件510a、芯粒堆叠件510b和芯粒堆叠件510c。在图5a中，芯粒堆叠件510a-510c各自包括两个芯粒。例如，芯粒堆叠件510a包括cpu芯粒410a和sram芯粒410d，芯粒堆叠件510b包括gpu芯粒410b和sram芯粒410c，并且芯粒堆叠件510c包括芯粒410e和芯粒410f。可以在cowos封装件500a中实施各种接合机制。例如，芯粒410a-410e中的每个通过各自的微凸块552(也称为微接合、μ凸块和/或μ接合)被接合、附接和/或互连到芯粒410a-410e中的相应一个。510a-510c通过各自的微凸块552接合、附接和/或互连到中介层515，并且中介层515通过受控塌陷芯片连接件(下文称为c4接合554)(例如，焊料凸块和/或焊球)接合、附接和/或互连到衬底504。在一些实施例中，芯粒410a-410e可以通过微凸块552彼此物理连接和/或电连接到另一芯粒410a-410e和/或中介层515。在一些实施例中，中介层515通过c4接合554并通过硅贯通孔(tsv)556物理连接和/或电连接到衬底504。
44.转向图5b，根据本公开的各个方面部分或全部的提供了通过使用info多芯片封装技术布置芯粒的info封装件500b(即，多芯片、混合节点封装件)。在图5b中，芯粒堆叠件510a-510c附接到重分布层(rdl)560，rdl560附接到衬底504。rdl 560包括设置在电介质层564中配置为路由电信号的导电金属线562(例如，铜(cu)线)。可以在info封装件500b中实施各种接合机制。例如，芯粒410a-410e中的每个通过各自的微凸块552接合、附接和/或互连到芯粒410a-410e中的相应一个，芯粒堆叠件510a-510c中的每个通过各自的微凸块552接合、附接和/或互连到rdl560，并且rdl 560通过c4接合554接合、附接和/或互连到衬底504。在一些实施例中，芯粒410a-410e可以通过微凸块552物理连接和/或电连接到另一芯粒410a-410e和/或rdl 560，rdl 560通过c4接合554物理连接和/或电连接到衬底504。
45.转向图5c，根据本公开的各个方面部分或全部的提供了通过使用soic多芯片封装技术布置芯粒的soic封装件500c(即，多芯片、混合节点封装件)。soic封装件500c包括垂直堆叠芯粒410a-410f的一个芯粒堆叠件510d。每个芯粒通过混合接合558(例如，铜-铜接合、tsv、直接焊盘接合等)与一个或多个其他芯粒面对面和/或面对背直接接合。例如，在芯粒堆叠件510d中，gpu芯粒410b与cpu芯粒410a和sram芯粒410c直接接合，sram芯粒410c与sram芯粒410d直接接合，互联网芯粒410e与rf芯粒410f直接接合。芯粒堆叠件510d(特别是cpu芯粒410a)通过c4接合554接合到衬底504。
46.转向图5d，根据本公开的各个方面部分或全部的提供了通过使用诸如cowos、info和soic多芯片封装技术的多芯片封装技术的组合来布置芯粒的多芯片、混合节点封装件500d。在多芯片、混合节点封装件500d中，芯粒堆叠件510a和芯粒堆叠件510b被配置为soic(例如，通过混合接合558接合、附接和/或互连的cpu芯粒410a和sram芯粒410d，以及通过混合接合558接合、附接和/或互连的gpu芯粒410b和sram芯粒410c)，芯粒堆叠件510a和芯粒堆叠件510b并排布置并且通过c4接合554接合、附接和/或互连到中介层515，中介层515通过c4接合554和/或tsv 556(未示出)接合、附接和/或互连到rdl 560，以形成cowos结构。此外，芯粒堆叠件510c(例如，通过c4接合554连接到互联网芯粒410e的rf芯粒410f)与rdl 560接合、附接和/或互连，以形成info结构。rdl 560通过c4接合554接合、附接和/或互连到
衬底504。各种接合可以提供多芯片、混合节点封装件500d的各种组件之间的物理连接和/或电连接。
47.本公开设想了其中芯粒堆叠件510a-510d包括比所示更多或更少芯粒的实施例，芯粒堆叠件510a-510d包括相同数量的芯粒，芯粒堆叠件510a-510d包括不同数量的芯粒，芯粒堆叠件510a-510d包括相同的芯粒类型(例如，每个芯粒堆叠件包括附接到逻辑芯粒的存储器芯粒，逻辑芯粒附接到中介层515)，和/或芯粒堆叠件510a-510d包括不同的芯粒类型。
48.制造为多芯片、混合节点封装件的系统中的互连件可以表现出与制造为单个芯片时在系统中观察到的电阻值不同的电阻值。然而，在由多芯片、混合节点封装件提供的系统中观察到的整体电路探针(cp)测试性能与在单个芯片提供的系统中观察到的性能相同。图6根据本公开的各个方面比较了单个芯片600(例如，soc)和多芯片、混合节点封装件(诸如cowos封装件500a)之间的cp测试性能。可以通过多芯片混合封装模块150接收、分解并且集成与单个芯片600对应的单个芯片设计，来生成cowos封装件500a。单个芯片600和cowos封装件500a提供相同的系统。但是，与cowos封装件500a相比，单个芯片600的每个单元都制造在单个晶圆上并且通过金属互连件(诸如mli部件的金属线)横向电连接和/或物理连接。例如，单个芯片600包括提供cpu 610和存储器615(例如，用于提供l2缓存的sram)的电路系统，cpu 610和存储器615横向定向并且通过mli部件的金属线(诸如顶部金属线620和内部金属线622)互连，而不是例如通过微接合552和/或c4接合来接合。表a提供了单个芯片600的测试信息，表b提供了cowos封装件500a的测试信息。从表a和表b可以看出，单个芯片600的具有不同功能的电路之间的互连件的电阻值(例如，在cpu 610和存储器615之间的顶部金属线620和/或内部金属线622处观察到的电阻值)小于cowos封装件500a的具有不同功能的芯粒之间的互连件的电阻值(例如，在分别与cpu 610和存储器615对应的cpu芯粒410a和sram芯粒410d之间的微凸块552处观察到的电阻值)。尽管存在这些电阻差异，但在cp测试期间观察到的单个芯片600和cowos封装件500a的电气测量结果符合设计规范，诸如客户定义的电气参数。
49.转向图7，图7是根据本公开的各个方面部分或全部的多芯片、混合节点封装系统700的框图。多芯片、混合节点封装系统700可操作以执行本文所述的功能，例如与本文所述的多芯片、混合节点封装模块150相关联的功能。多芯片、混合节点封装系统700是信息处理系统，诸如计算机、服务器、工作站或其他合适的设备。多芯片、混合节点封装系统700包括以通信方式耦合到系统存储器715的处理器710、大容量储存器件720和通信模块725。系统存储器715提供具有非暂时性可读储存的计算机处理器710，以通过处理器促进执行计算机指令。系统存储器715的示例可以包括随机存取存储器(ram)器件，诸如动态ram(dram)、同步dram(sdram)、固态存储器器件和/或本领域已知的各种其他存储器器件。计算机程序、指令和数据储存在大容量储存器件720内。大容量储存器件720的示例可以包括硬盘、光盘、磁光盘、固态储存器件和/或各种其他大容量储存器件。通信模块725可操作以与ic制造系统(诸如设计室、掩模室、半导体铸造厂、ic封装设施和/或涉及ic制造和/或封装的其他实体)的其他组件通信信息，诸如ic设计布局文件。通信模块725的示例可以包括以太网卡、802.11wifi设备、蜂窝数据无线电和/或本领域已知的其他合适的设备。
50.在操作中，多芯片、混合节点封装系统700被配置为操纵通过单个工艺节点制造的
单个芯片的单个芯片设计750，并生成如本文所述的多芯片、混合节点封装设计755。在一些实施例中，多芯片、混合节点封装设计755被传送到芯片制造和/或封装760，在芯片制造和/或封装760处按照多芯片、混合节点封装设计755中规定的来制造和/或封装芯粒，从而提供满足与单个芯片设计750相对应的设计规范的多芯片、混合节点封装件770。另外，多芯片、混合节点封装系统700在替代实施例中可以包括附加的和/或不同的组件。此外，根据各种实施例，多芯片、混合节点封装系统700(或与多芯片、混合节点封装系统700通信的信息处理系统)可以实施人工智能技术(例如机器学习)、数据挖掘技术和/或仿真技术，和/或本文描述的与用于由单个芯片设计生成多芯片、混合节点封装设计相关联的功能。
51.可以在任何合适的计算系统(诸如结合图7描述的多芯片、混合节点封装系统700)上实施本文公开的各种实施例，包括方法10和生成多芯片、混合节点封装件100b、多芯片、混合节点封装件100c、多芯片、混合节点封装件300a-300c和多芯片、混合节点封装件500a-500d的方面。在一些实施例中，可以在单个计算机、局域网、客户端-服务器网络、广域网、互联网、手持和其他便携式和无线设备和网络上执行方法10的方面。这样的系统架构可以采取完全硬件实施例、完全软件实施例或包含硬件和软件元件的实施例的形式。举例来说，硬件可以至少包括具有处理器能力的平台，诸如客户端机器(也称为个人计算机或服务器)和手持处理设备(例如，诸如智能电话、个人数字助理(pda)或个人计算设备(pcd)。此外，硬件可以包括能够储存机器可读指令的任何物理设备，诸如存储器或其他数据储存设备。其他形式的硬件包括硬件子系统，硬件子系统包括传输设备，例如，诸如调制解调器、调制解调器卡、端口和端口卡。在各种示例中，软件可以包括储存在任何存储介质(诸如ram或rom)中的任何机器代码，以及储存在其他设备(例如，诸如软盘、闪存或cd-rom)上的机器代码。在一些实施例中，软件可以例如包括源代码或目标代码。此外，软件可以包含能够在客户端机器或服务器中执行的任何指令集。
52.此外，本公开的实施例可以采取可从有形计算机可用介质或计算机可读介质访问的计算机程序产品的形式，有形计算机可用介质或计算机可读介质提供程序代码以用于计算机或任何指令执行系统使用或与其结合使用。出于本说明书的目的，有形计算机可用介质或计算机可读介质可以是可包含、储存、通信、传播或传输程序的装置，以用于指令执行系统、装置或者设备使用或与其结合使用。介质可以是电子的、磁的、光学的、电磁的、红外线的、半导体系统(或装置或设备)或传播介质。
53.在一些实施例中，可以提供被称为数据结构的定义的数据组织以实现本公开的一个或多个实施例。例如，数据结构可以提供数据的组织，或者可执行代码的组织。在一些示例中，可以跨传输介质承载数据信号并且储存和传输各种数据结构，因此可以用于传输本公开的实施例。
54.本公开提供了许多不同的实施例。一种示例性方法包括：接收用于单个工艺节点的单个芯片的单个芯片设计，其中单个芯片设计具有设计规范，以及基于设计规范将单个芯片设计分解成具有不同功能和不同工艺节点的芯粒，并将芯粒集成到堆叠芯片封装结构中。在一些实施例中，由单个芯片设计提供的第一系统与由多芯片、混合节点设计提供的第二系统基本上相同。在一些实施例中，设计规范包括功率、性能、面积和成本(ppac)规范。在一些实施例中，单个芯片设计具有第一制造成本，并且多芯片、混合节点设计具有小于第一制造成本的第二制造成本。在一些实施例中，单个芯片设计具有第一面积，并且多芯片、混
合节点设计具有小于第一面积的第二面积。
55.在一些实施例中，堆叠芯片封装结构是衬底上晶圆上芯片(cowos)封装件，并且将芯粒集成到堆叠芯片封装结构中包括将芯粒布置到cowos封装件的至少一个芯片堆叠件中。在一些实施例中，堆叠芯片封装结构是集成扇出(info)封装件，并且将芯粒集成到堆叠芯片封装结构中包括将芯粒布置到info封装件的至少一个芯片堆叠件中。在一些实施例中，堆叠芯片封装结构是集成芯片上系统(soic)封装件，并且将芯粒集成到堆叠芯片封装结构中包括将芯粒布置到soic封装件的至少一个芯片堆叠件中。在一些实施例中，堆叠芯片封装结构是混合封装件，并且将芯粒集成到堆叠芯片封装结构中包括将芯粒布置到cowos结构、info结构和soic结构中。
56.在一些实施例中，上述方法还包括制造芯粒，其中，芯粒包括第一工艺节点的具有第一功能的第一芯粒和第二工艺节点的具有第二功能的第二芯粒，其中，第一功能不同于第二功能并且第一工艺节点不同于第二工艺节点。
57.另一示例性方法包括接收用于芯粒的堆叠封装布置，芯粒通过将单个工艺节点的单个芯片的单个芯片设计分解成具有不同功能和不同工艺节点的芯粒而生成。芯粒满足与单个芯片的单个芯片设计相对应的设计规范。该方法还包括基于堆叠封装布置将芯粒组装和堆叠在堆叠芯片封装结构中。在一些实施例中，组装和堆叠包括将芯粒布置到衬底上晶圆上芯片(cowos)封装件的至少一个芯片堆叠件中。在一些实施例中，组装和堆叠包括将芯粒布置到集成扇出(info)封装件的至少一个芯片堆叠件中。在一些实施例中，组装和堆叠包括将芯粒布置到集成芯片上系统(soic)封装件的至少一个芯片堆叠件中。在一些实施例中，组装和堆叠包括将芯粒布置到包括cowos结构、info结构和soic结构的混合封装件的至少一个芯片堆叠件中。在一些实施例中，基于堆叠封装布置将芯粒组装和堆叠在堆叠芯片封装结构中包括：在第一逻辑芯粒上堆叠第一存储器芯粒；在第二逻辑芯片上堆叠第二存储器芯粒；以及将第一通信芯粒堆叠在第二通信芯粒上。
58.另一示例性方法包括：接收用于单个工艺节点的单个芯片的单个芯片设计，其中，单个芯片设计具有设计规范；将单个芯片设计分解成芯粒功能；根据芯粒功能选择芯粒；选择用于芯粒的堆叠芯片封装结构；以及调整芯粒、芯粒的工艺节点和芯粒的堆叠布置，直到生成满足设计规范的多芯片、混合节点设计。在一些实施例中，基于芯粒功能选择芯粒包括选择芯粒的第一组合，调整芯粒和调整芯粒的工艺节点包括选择芯粒的第二组合。在一些实施例中，调整芯粒的堆叠布置包括重新布置芯粒。在一些实施例中，调整芯粒的堆叠布置包括将芯粒结合到不同的封装类型中。
59.上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。