一种闪存器件及其制备方法与流程

1.本发明涉及半导体制造技术领域，尤其涉及一种闪存器件及其制备方法。


背景技术：

2.闪存器件由于具有密度高、价格低、可电编程等特点而得到了广泛应用，目前的进行商业化生产的闪存器件主要集中在65nm～50nm的技术节点，但随5g通讯及车载电子领域的不断发展，要求闪存器件提供更小的面积和更高的可靠性，减小闪存器件面积的同时保证器件的可靠性是目前闪存器件制备的关键及难点。


技术实现要素：

3.本发明的目的在于提供一种闪存器件及其制备方法，减小闪存器件面积的同时保证器件的可靠性。
4.为了达到上述目的，本发明提供了一种闪存器件，包括：
5.衬底，所述衬底内具有沟槽；
6.介质层，位于所述沟槽内并覆盖所述沟槽的内壁；
7.浮栅层，位于所述介质层上，充满所述沟槽并向上延伸至高于所述衬底的顶面；
8.栅极介质层，覆盖所述浮栅层的顶面及所述浮栅层高于所述衬底部分的侧壁；
9.控制栅层，覆盖所述浮栅层顶面的所述栅极介质层。
10.可选的，所述介质层包括遂穿氧化层及隔离层，所述遂穿氧化层覆盖所述沟槽的底面并向上延伸至覆盖所述沟槽的部分侧壁，所述隔离层覆盖所述沟槽的剩余侧壁，所述遂穿氧化层的介电常数小于所述隔离层的介电常数。
11.可选的，所述介质层为遂穿氧化层。
12.可选的，还包括：
13.源漏区，位于所述沟槽两侧的所述衬底内；
14.金属硅化物层，位于所述源漏区及所述控制栅层上；
15.钝化层，整面覆盖所述金属硅化物层及所述控制栅层；
16.金属布线层，位于所述钝化层上，并通过位于所述钝化层内的若干电连接件与所述源漏区电性连接。
17.可选的，所述沟槽的深度为
18.可选的，所述浮栅层的厚度为
19.基于同一发明构思，本发明还提供一种闪存器件的制备方法，包括：
20.提供衬底，在所述衬底内形成沟槽；
21.在所述沟槽内形成介质层，所述介质层覆盖所述沟槽的内壁；
22.在所述介质层上形成浮栅层，所述浮栅层充满所述沟槽并向上延伸至高于所述衬底的顶面；
23.在所述浮栅层上形成栅极介质层，所述栅极介质层覆盖所述浮栅层的顶面及所述
浮栅层高于所述衬底部分的侧壁；
24.在所述栅极介质层上形成控制栅层，所述控制栅层覆盖所述浮栅层顶面的所述栅极介质层。
25.可选的，形成所述介质层的步骤包括：
26.在所述衬底上形成遂穿氧化层，所述遂穿氧化层覆盖所述沟槽的内壁及所述衬底；
27.除去所述衬底上及所述沟槽的部分侧壁上的所述遂穿氧化层；
28.在所述遂穿氧化层上形成隔离层，所述隔离层覆盖所述遂穿氧化层、所述沟槽剩余的侧壁及所述衬底；
29.除去所述遂穿氧化层及所述衬底上的所述隔离层，剩余的所述隔离层与所述遂穿氧化层构成所述介质层，且所述遂穿氧化层的介电常数小于所述隔离层的介电常数。
30.可选的，形成所述介质层的步骤包括：
31.在所述衬底上形成遂穿氧化层，所述遂穿氧化层覆盖所述沟槽的内壁及所述衬底；
32.除去所述衬底上的所述遂穿氧化层，剩余的所述遂穿氧化层构成所述介质层。
33.可选的，形成所述控制栅层之后，还包括：
34.对所述沟槽两侧的所述衬底进行离子注入工艺，以在所述衬底内形成源漏区；
35.在所述源漏区及所述控制栅层上形成金属硅化物层；
36.在所述衬底上形成钝化层，所述钝化层整面覆盖所述金属硅化物层及所述控制栅层；
37.在所述钝化层内形成露出所述源漏区的开口，在所述钝化层上及所述开口内形成金属材料，所述金属材料位于所述开口内的部分构成若干电连接件，所述金属材料位于所述钝化层上的部分构成金属布线层，所述金属布线层通过所述电连接件与所述源漏区电性连接。
38.本发明提供了一种闪存器件及其制备方法，包括：衬底，所述衬底内具有沟槽；介质层，所述介质层覆盖所述沟槽的内壁；浮栅层，位于所述介质层上，充满所述沟槽并向上延伸至高于所述衬底的顶面；栅极介质层，覆盖所述浮栅层的顶面及所述浮栅层高于所述衬底的侧壁；控制栅层，覆盖所述浮栅层顶面的所述栅极介质层。本发明中的所述浮栅层与所述介质层之间具有垂直耦合的部分，在不减小所述浮栅层与所述介质层之间总耦合面积的情况下减小所述浮栅层水平方向上的面积，进而减小所述闪存器件的面积；同时，可以通过改变所述沟槽深度的方式增加所述浮栅层与所述介质层之间垂直耦合的面积，进而增加所述闪存器件的写入速度，提高所述闪存器件的可靠性。此外，所述栅极介质层覆盖所述浮栅层高于所述衬底部分的侧壁可以增加所述浮栅层与所述栅极介质层之间的接触面积，进而提高所述控制栅层对所述浮栅层的控制能力，进一步提高所述闪存器件的可靠性。
附图说明
39.图1为本发明实施例提供闪存器件的制备方法的流程图；
40.图2～9为本发明实施例提供的闪存器件的制备方法的相应步骤对应的结构示意图，其中，图9为本发明实施例提供的闪存器件的结构示意图；
41.其中，附图标记为：
42.20-沟槽；100-衬底；101-遂穿氧化层；102-隔离层；103-浮栅层；104-栅极介质层；105-控制栅层；106-源漏区；107-金属硅化物层；108-钝化层；109-金属布线层；110-介质层。
具体实施方式
43.下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
44.在下文中，术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些文本未描述的其它步骤可被添加到该方法。
45.图9为本实施例提供的闪存器件的结构示意图，如图9所示，所述闪存器件包括衬底100、介质层110、浮栅层103、栅极介质层104及控制栅层105。
46.具体的，所述衬底100内具有沟槽20，所述介质层110覆盖所述沟槽20的内壁；所述浮栅层103位于所述介质层110上，充满所述沟槽20并向上延伸至高于所述衬底100的顶面；所述栅极介质层104覆盖所述浮栅层103的顶面及所述浮栅层103高于所述衬底100部分的侧壁；所述控制栅层105覆盖所述浮栅层103顶面的所述栅极介质层104。
47.其中，所述沟槽20的深度为所述浮栅层103的厚度为所述介质层110的厚度为所述浮栅层103的顶面高于所述介质层110的顶面，且所述栅极介质层104覆盖所述浮栅层103的顶面后还延伸覆盖了所述浮栅层103高于所述衬底100部分的侧壁，增加所述浮栅层103与所述栅极介质层104的接触面积，可以有效提高所述控制栅层105对所述浮栅层103的控制效果，提高所述闪存器件的可靠性。
48.继续参阅图9，所述介质层110包括遂穿氧化层101及隔离层102，所述遂穿氧化层101覆盖所述沟槽20的底面并向上延伸至覆盖所述沟槽20的部分侧壁，所述隔离层102覆盖所述沟槽20的剩余侧壁，所述遂穿氧化层101的介电常数小于所述隔离层102的介电常数，所述隔离层102将所述浮栅层103与所述衬底100隔离，当所述闪存器件进行写入操作时，电子从所述衬底100穿过所述遂穿氧化层101转移至所述浮栅层103中。在本实施例中，所述浮栅层103与所述遂穿氧化层101之间的耦合面积包括所述沟槽20底部的水平耦合面积及所述沟槽20侧壁的垂直耦合面积两部分，在所述浮栅层103与所述遂穿氧化层101之间耦合面积一定时，垂直耦合的方式可以有效减小所述浮栅层103在水平方向上的面积，进而减小所述闪存器件的面积。同时，垂直耦合的方式可以为所述浮栅层103与所述遂穿氧化层101之间提供更大的耦合面积，进而提高所述闪存器件的写入速度，为所述闪存器件提供更好的性能。
49.本实施例中，可以通过调节所述遂穿氧化层101及所述隔离层102覆盖所述沟槽20
侧壁的面积以及所述沟槽20的深度来调整所述浮栅层103与所述遂穿氧化层101之间的耦合面积；在其它可选实施例中，所述介质层110也可以仅包括所述遂穿氧化层101，所述遂穿氧化层101完全覆盖所述沟槽20的内壁以构成介质层110，提供更大的耦合面积。
50.进一步地，所述闪存器件还包括：源漏区106、金属硅化物层107、钝化层108及金属布线层109。
51.所述源漏区106位于所述沟槽20两侧的所述衬底100内；所述金属硅化物层107位于所述源漏区106及所述控制栅层105的顶面；所述钝化层108整面覆盖所述金属硅化物层107及所述控制栅层105；所述金属布线层109位于所述钝化层108上，并通过所述钝化层108内的若干电连接件与所述源漏区106电性连接。
52.由于部分所述浮栅层103位于所述沟槽20内，减小了所述金属硅化物层107与所述衬底100表面之间的高度差，可以通过减薄所述钝化层108的厚度的方式减小所述电连接件的高度，进而减小所述电连接件的深宽比，降低所述电连接件形成的难度，增强所述闪存器件的可靠性。
53.基于此，本实施例还提供了一种闪存器件的制备方法，图1为所述闪存器件的制备方法的流程图。如图1所示，所述闪存器件的制备方法包括：
54.步骤s1：提供衬底，在所述衬底内形成沟槽；
55.步骤s2：在所述沟槽内形成介质层，所述介质层覆盖所述沟槽的内壁；
56.步骤s3：在所述介质层上形成浮栅层，所述浮栅层充满所述沟槽并向上延伸至高于所述衬底的顶面；
57.步骤s4：在所述浮栅层上形成栅极介质层，所述栅极介质层覆盖所述浮栅层的顶面及所述浮栅层高于所述衬底的侧壁；
58.步骤s5：在所述栅极介质层上形成控制栅层，所述控制栅层覆盖所述浮栅层顶面的所述栅极介质层。
59.图2～9为本实施例提供的闪存器件的制备方法的相应步骤的结构示意图。接下来，将结合图2～9对所述闪存器件的制备方法进行详细说明。
60.如图2所示，提供衬底100并刻蚀所述衬底100，以在所述衬底100内形成若干沟槽20，然后在所述衬底100上形成遂穿氧化层101，所述遂穿氧化层101覆盖所述沟槽20的内壁及所述衬底100，在本实施例中，所述沟槽20的深度为所述遂穿氧化层101的厚度为
61.如图3所示，刻蚀除去所述衬底100上及所述沟槽20的部分侧壁上的所述遂穿氧化层101，剩余的所述遂穿氧化层101覆盖所述沟槽20的底部及部分侧壁。
62.如图4所示，在所述衬底100上形成隔离层102，所述隔离层102覆盖所述遂穿氧化层101、所述衬底100及所述沟槽20剩余的侧壁；然后除去所述衬底100表面及所述遂穿氧化层101上的所述隔离层102，剩余的所述隔离层102覆盖所述沟槽20的剩余侧壁，并与剩余的所述遂穿氧化层101构成介质层110。
63.其中，所述隔离层102的厚度与所述遂穿氧化层101的厚度相同，且所述遂穿氧化层101的介电常数小于所述隔离层102的介电常数。
64.如图5所示，在所述衬底100上形成浮栅材料层，所述浮栅材料层充满所述沟槽20
并延伸覆盖所述衬底100，然后除去所述衬底100上的浮栅材料层以形成浮栅层103，所述浮栅层103覆盖所述介质层并充满所述沟槽20并向上延伸至高于所述衬底100的顶面，在本实施例中，所述浮栅层103的厚度为
65.当本实施例提供的闪存器件进行写入操作时，电子从所述衬底100穿过所述遂穿氧化层101转移至所述浮栅层103中，所述沟槽20侧壁上的所述遂穿氧化层101可以增加所述浮栅层103与所述遂穿氧化层101的耦合面积，进而提高所述闪存器件的写入速度；同时所述浮栅层103与所述遂穿氧化层101之间采用垂直耦合的方式可以减小所述浮栅层103的面积，进而减小所述闪存器件的面积。
66.在其它可选实施例中，可以仅除去所述衬底100上的所述遂穿氧化层101且不形成所述隔离层102，使剩余的所述遂穿氧化层101覆盖所述沟槽20的内壁以形成所述介质层，以进一步增加所述浮栅层103与所述遂穿氧化层101之间的耦合面积。
67.如图6所示，在所述衬底100上形成栅极介质材料层，所述栅极介质材料层顺形地覆盖所述浮栅层103及所述衬底100，然后除去所述衬底100上的所述栅极介质材料层，剩余的所述栅极介质材料层覆盖所述浮栅层103的顶面及所述浮栅层103高于所述衬底100的侧壁。
68.本实施例中所述栅极介质层104为氧化层、氮化层与氧化层构成的ono叠层。
69.如图7所示，在所述衬底100上顺形地形成控制栅材料层，所述控制栅材料层覆盖所述栅极介质层104及所述衬底100，然后除去所述衬底100上的所述控制栅材料层以形成控制栅层105，所述控制栅层105覆盖所述浮栅层103顶面的所述栅极介质层104。
70.如图8所示，对所述沟槽20两侧的所述衬底100进行离子注入工艺，以在所述衬底100内形成源漏区106；然后在所述源漏区106及所述控制栅层105上形成金属硅化物层107。
71.如图9所示，在所述衬底100上形成钝化层108，所述钝化层108整面覆盖所述金属硅化物层107及所述控制栅层105；然后刻蚀所述钝化层108，以在所述钝化层108内形成露出所述源漏区106的开口；最后在所述钝化层108上形成金属材料，所述金属材料还充满所述开口，所述金属材料位于所述开口内的部分构成若干电连接件，位于所述钝化层108上的部分构成金属布线层109，所述金属布线层109通过所述电连接件与所述源漏区106电性连接。
72.由于部分所述浮栅层103位于所述沟槽20内，有效减小了所述衬底100上的膜层厚度，进而可以通过减小所述钝化层108厚度的方式减小所述开口的深宽比，降低所述金属材料的填充难度，以取得更好的填充效果，提高所述闪存器件的可靠性。
73.综上，本发明实施例提供了一种闪存器件及其制备方法，包括：衬底100，所述衬底100内具有沟槽20；介质层110，所述介质层110覆盖所述沟槽20的内壁；浮栅层103，位于所述介质层110上，充满所述沟槽20并向上延伸，所述浮栅层103的顶面高于所述衬底100的顶面；栅极介质层104，覆盖所述浮栅层103的顶面及所述浮栅层103高于所述衬底100的侧壁；控制栅层105，覆盖所述浮栅层103顶面的所述栅极介质层104。本发明中的所述浮栅层103与所述介质层110之间具有垂直耦合的部分，，以减小所述浮栅层103水平方向上的面积，进而减小所述闪存器件的面积；同时，可以通过改变所述沟槽20深度的方式增加所述浮栅层103与所述介质层110之间垂直耦合的面积，进而增加所述闪存器件的写入速度，提高所述闪存器件的可靠性。此外，使所述栅极介质层104覆盖所述浮栅层103高于所述衬底100部分
的侧壁可以增加所述浮栅层103与所述栅极介质层104之间的接触面积，进而提高所述控制栅层105对所述浮栅层103的控制能力，进一步提高所述闪存器件的可靠性。
74.上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。