一种利用版图真空带提高噪声隔离能力的芯片及方法与流程

1.本发明涉及芯片制造领域，更具体地，涉及一种利用版图真空带提高噪声隔离能力的芯片及方法。


背景技术：

2.目前，随着集成电路技术和芯片制造工艺水平的不断发展，封装芯片的尺寸越来越小，这使得当芯片中同时存在着工作状态时会产生较大噪声的噪声模块，与工作状态时需要以小电流进行状态控制的低噪声模块之间极容易因为相互干扰而影响芯片的性能。
3.现有技术中，经常采用接入最高或最低电位的隔离环进行噪声的隔离，以及在具有cmos管的芯片中防止闩锁效应(latch-up)。然而，采用隔离环隔离电路中的噪声部分和低噪声部分的方法，其实现形式较为单一，隔离效果有限，且隔离环两端噪声电路和低噪声电路之间的距离较大，这使得芯片尺寸难以进一步减小。
4.针对上述问题，亟需一种利用版图真空带提高噪声隔离能力的芯片及方法。


技术实现要素：

5.为解决现有技术中存在的不足，本发明的目的在于，提供一种利用版图真空带提高噪声隔离能力的芯片及方法，通过在噪声隔离带旁同时设置真空隔离带，从而减少隔离区域中载流子的移动，减少噪声电路与低噪声电路之间的信号串扰。
6.本发明采用如下的技术方案。
7.本发明第一方面，涉及一种利用版图真空带提高噪声隔离能力的芯片，其特征在于：芯片包括噪声区1、低噪区2、噪声隔离带3、真空隔离带4以及高压阱5；其中，噪声区1和低噪区2，分别用于容纳芯片内的噪声电路101和低噪声电路201～206，并且噪声区和低噪区之间由噪声隔离带3、真空隔离带4和高压阱5实现物理隔离。
8.优选地，噪声电路中包括用于执行开关操作的大功率器件；低噪声电路中包括用于控制大功率器件执行开关操作的控制电路。
9.优选地，芯片还包括芯片衬底，芯片衬底的外延上设置有衬底外延层6，噪声电路、低噪声电路、噪声隔离带和高压阱均设置于芯片衬底及衬底外延层6中；并且，噪声隔离带与高压阱构成pn结，以实现噪声区和低噪区之间噪声的隔离。
10.优选地，噪声隔离带为n 型掺杂隔离带，高压阱为p 型掺杂衬底。
11.优选地，在噪声隔离带与高压阱形成的pn结中，n极与噪声电路邻接，p极与低噪声电路邻接。
12.优选地，真空隔离带位于衬底外延层6中；真空隔离带与噪声隔离带邻接设置，或者真空隔离带与噪声隔离带之间由高压阱隔开设置；并且，真空隔离带与低噪声电路之间由高压阱隔开。
13.优选地，噪声区和低噪区之间的高压阱邻接低噪区设置，且位于真空隔离带的一侧；或者，噪声区和低噪区之间的高压阱被真空隔离带划分为两部分。
14.优选地，真空隔离带与衬底外延层均为p型掺杂，真空隔离带与衬底外延层的掺杂浓度相同，且均小于高压阱的掺杂浓度。
15.优选地，真空隔离带、噪声隔离带以及与噪声隔离带形成pn结的高压阱部分的总宽度大于等于50μm。
16.本发明第二方面，涉及一种利用版图真空带提高噪声隔离能力的方法，其中：采用如本发明第一方面中所述的一种利用版图真空带提高噪声隔离能力的芯片本发明的有益效果在于，与现有技术相比，本发明中一种利用版图真空带提高噪声隔离能力的芯片及方法，能够在噪声电路和低噪声电路之间的隔离区域中同时设置噪声隔离带和真空隔离带。通过这种方式减少芯片衬底中可移动的载流子数量，减少隔离区两侧的电荷聚集，从而减少噪声电路对低噪声电路中所携带信号的干扰。本发明中的方法能够在减小芯片面积的同时，提高芯片对干扰信号的隔离能力。
附图说明
17.图1为本发明一种利用版图真空带提高噪声隔离能力的芯片中一实施例芯片的内部结构俯视图；
18.图2为本发明一种利用版图真空带提高噪声隔离能力的芯片中另一实施例芯片的内部结构俯视图；
19.图3为本发明一种利用版图真空带提高噪声隔离能力的芯片中一实施例芯片的内部结构剖面图；
20.图4为本发明一种利用版图真空带提高噪声隔离能力的芯片中另一实施例芯片的内部结构剖面图。
21.附图标记：
22.1-噪声区，
23.101-噪声电路，
24.2-低噪区，
25.201～206-低噪声电路，
26.3-噪声隔离带，
27.4-真空隔离带，
28.5-高压阱，
29.6-衬底外延层。
具体实施方式
30.下面结合附图对本技术作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本技术的保护范围。
31.现有技术中，通常采用在芯片衬底层中内置隔离环的方式，减小噪声干扰和cmos集成电路中的latch-up现象。然而，在现有技术中所采用的芯片制造工艺中，隔离环对大功率电路的隔离效果有限，大功率电路与低噪声电路之间的间距也使得芯片的尺寸难以降低。
32.为了实现更好的隔离效果以及更小的芯片尺寸，本发明中提出了一种新型的芯片
隔离方案。
33.图1为本发明一种利用版图真空带提高噪声隔离能力的芯片中一实施例芯片的内部结构俯视图。图2为本发明一种利用版图真空带提高噪声隔离能力的芯片中另一实施例芯片的内部结构俯视图。如图1-2所示，一种利用版图真空带提高噪声隔离能力的芯片，其中：芯片包括噪声区1、低噪区2、噪声隔离带3和真空隔离带4以及高压阱5；噪声区1和低噪区2，分别用于容纳芯片内的噪声电路101和低噪声电路201～206，并且噪声区和低噪区之间由噪声隔离带3真空隔离带4和高压阱5实现物理隔离。
34.具体来说，芯片中的噪声区1是指那些承载较大电压、电流的元件和电路所在的区域。这些元件中的电压、电流可能会随着电路工作状态的不同，频繁的发生方向或取值范围上的剧烈变化，因此，可能会对周围的敏感信号造成较大的干扰。
35.另外，芯片中的低噪区2是指那些承载较小电压、电流或较为精确的控制信号的元件和电路所在的区域。由于信号的误码可能会对芯片的输出性能造成严重的影响，因此，应当将这部分电路与噪声电路进行隔离。
36.本发明一实施例中，对于某一个升压降压转换器芯片来说，芯片内部的开关管，由于其在导通状态时具有较大的功率，且其导通与截止状态频繁切换，因此，在工作过程中会产生较大噪声，可以将该开关管元件分类至噪声区1。另一方面，控制开关管导通或截止的控制电路，其内部传导的信号幅度较小，且其传导信号直接影响芯片的工作状态。为了使这部分电路不被干扰，或尽量少的被干扰，可以将其分类至低噪区2。
37.优选地，噪声电路101中包括用于执行开关操作的大功率器件；低噪声电路201～206中包括用于控制大功率器件执行开关操作的控制电路。
38.可以理解的是，大功率器件，是指当该器件处于正常工作状态中，其电压大于芯片电压的某一个百分比，或其电流大于芯片总输入或总输出电流的某一个百分比的那些器件。举例来说，在升压降压转换芯片中，大功率器件包括开关管。在其他类型的芯片中，cmos管、晶体管等也是通常意义上的大功率器件。
39.优选地，芯片还包括芯片衬底，芯片衬底的外延上设置有衬底外延层6，噪声电路、低噪声电路、噪声隔离带和高压阱均设置于芯片衬底及衬底外延层6中的阱里；并且，噪声隔离带与高压阱构成pn结，以实现噪声区1和低噪区2之间噪声的隔离。
40.与现有技术中大部分芯片的构成方式类似，噪声电路和低噪声电路均设置于芯片衬底及其外延层上。但是，为了保证隔离效果良好，可以将噪声电路设置于芯片的一角或一端，而低噪声电路设置于芯片的另外一端。并且，在噪声电路和低噪声电路之间设置隔离带。
41.通常来说，芯片的衬底层分为p型掺杂和n型掺杂两种类型，本发明中可以将芯片的衬底层与噪声隔离带分别设置为具有不同的掺杂类型，而将高压阱与芯片的衬底层设置为具有相同的掺杂类型，但掺杂浓度具有一定差别。
42.优选地，噪声隔离带3为n 型掺杂隔离带，高压阱5为p 型掺杂衬底。
43.在芯片中具有不同的电路结构或元件结构时，为了更加便利的实现不同功能和不同元件的集成，可以根据芯片情况选择衬底的掺杂类型，并相应地选择噪声隔离带3和高压阱5的掺杂浓度以及类型。
44.优选地，在噪声隔离带3与高压阱形成的pn结中，n极与噪声电路邻接，p极与低噪
声电路邻接。
45.同样的，在本发明一个实施例中，由于噪声电路中包括的大功率器件更适于设置在p型或p 型的衬底上，因此，可以设置n极，即噪声隔离带所在部分与噪声电路邻接，以使得噪声电路部分的噪声被pn结有效封锁，从而减小噪声电路的影响。
46.优选地，真空隔离带4位于衬底外延层6中；真空隔离带4与噪声隔离带3邻接设置，或者真空隔离带4与噪声隔离带3之间由高压阱5隔开设置；并且，真空隔离带4与低噪声电路之间由高压阱5隔开。优选地，噪声区1和低噪区2之间的高压阱5临界低噪区设置，且位于真空隔离带的一侧；或者，噪声区1和低噪区2之间的高压阱5被真空隔离带划分为两部分。
47.图3为本发明一种利用版图真空带提高噪声隔离能力的芯片中一实施例芯片的内部结构剖面图。图4为本发明一种利用版图真空带提高噪声隔离能力的芯片中另一实施例芯片的内部结构剖面图。如图3-4所示，可以在芯片衬底层的外延部分上生长出衬底外延层6。在该外延层上，可以分别按照上文中所述的要求设置噪声电路和低噪声电路。并在噪声电路和低噪声电路之间预留一定的距离，并实现隔离。具体来说，为了实现高压阱5，可以在实现外延层的生长后，采用覆盖掩模版并光刻高压阱5部分后向该部分中注入p 型掺杂。为了实现真空隔离带，则可采用相同的方法注入n 型掺杂。现有技术中，为了实现芯片的面积最小化，通常来说电路中各个元件和隔离带之间不同浓度的p型掺杂、n型掺杂都是紧密连接设置的。而本发明中，为了实现更好的隔离效果，该高压阱5和真空隔离带4之间存在一定的距离，该距离上在形成衬底外延后，并未加入任何其他的掺杂，该距离或该宽度在本发明中被称为真空隔离带。该真空隔离带可以与衬底外延层的成分相同，生成方法也相同。
48.优选地，噪声区和低噪区之间的高压阱邻接低噪区设置，且位于真空隔离带的一侧；或者，噪声区和低噪区之间的高压阱被真空隔离带划分为两部分。可以理解的是，两种不同设置方法的示意图分别如图3和图4。
49.优选地，真空隔离带4与衬底外延层6均为p型掺杂，且真空隔离带4与衬底外延层6的掺杂浓度相同，且均小于高压阱5的掺杂浓度。
50.在本发明实施例中，衬底外延层的掺杂浓度应当远远小于芯片衬底5的掺杂程度，例如超过一个数量级差距的掺杂浓度差。
51.具体来说，尽管噪声隔离带3与芯片衬底5之间形成的pn结可以用于隔离一部分的噪声。但是当噪声电路部分的噪声过大时，或者噪声电路与低噪声电路之间的间距过小时，仍然会有部分噪声穿过pn结，影响低噪声电路。
52.此时，如果在两部分电路之间，且在噪声隔离带的旁侧，实现了一条类似于壕沟的真空隔离带4，则可以进一步地减少芯片衬底内移动的载流子数量。
53.优选地，真空隔离带4与衬底外延层均为p型掺杂，真空隔离带4与衬底外延层6的掺杂浓度相同，且均小于高压阱的掺杂浓度。由于真空隔离带4的掺杂浓度较低，可移动的载流子少，即pn结两端的阻抗较大，从而减少了信号的串扰。
54.优选地，真空隔离带、噪声隔离带以及与噪声隔离带形成pn结的高压阱5部分的总宽度大于等于50μm。
55.通常来说，结合芯片的生产工艺，可以将噪声电路和低噪声电路之间的间隔距离设置为大于等于50μm。在这50μm之间，可以设置噪声隔离带占据10至20μm的宽度，而其余的30μm中绝大部分可以用于注入与芯片衬底具有相同成分，且浓度远高的掺杂。这30μm中的
剩余部分，则可以保留，就实现了真空隔离带，其宽度可以根据芯片工艺的规范要求，或者根据实际情况进行调节。通常来说，真空隔离带的宽度越宽，其阻抗越大，对噪声电路的隔离效果越好，但是也对芯片制造工艺的要求更高。
56.例如，在制作真空隔离带时，可以选择调节高压阱上掩模版的面积大小。例如，减少向高压阱中注入掺杂时的芯片开口面积，以使得芯片中掺杂的总体积减小，从而使得在高压阱和噪声隔离带之间能够形成真空隔离带。
57.本发明的有益效果在于，与现有技术相比，本发明中一种利用版图真空带提高噪声隔离能力的芯片及方法，能够在噪声电路和低噪声电路之间的隔离区域中同时设置噪声隔离带和真空隔离带。通过这种方式减少芯片衬底中可移动的载流子数量，减少隔离区两侧的电荷聚集，从而减少噪声电路对低噪声电路中所携带信号的干扰。本发明中的方法能够在减小芯片面积的同时，提高芯片对干扰信号的隔离能力。
58.本发明申请人结合说明书附图对本发明的实施示例做了详细的说明与描述，但是本领域技术人员应该理解，以上实施示例仅为本发明的优选实施方案，详尽的说明只是为了帮助读者更好地理解本发明精神，而并非对本发明保护范围的限制，相反，任何基于本发明的发明精神所作的任何改进或修饰都应当落在本发明的保护范围之内。