半导体器件的制作方法

半导体器件
本技术是2020年10月20日提交的题为“半导体器件以及制造半导体器件的方法”的中国专利申请202080003405.4的分案申请。
技术领域
1.本发明总体来说为涉及半导体器件。更具体地说，本发明涉及具有掺杂衬底的高电子迁移率晶体管的半导体器件，以达到良好的电压分布。


背景技术：

2.近年来在半导体器件中，对高电子迁移率晶体管(high electron mobility transistor；hemt)的深度研究开始盛行，如高功率开关和高频应用器件。hemt利用具有不同能带隙的两种材料之间的异质结(heterojunction)来形成如同量子阱(quantum well)的结构，其容纳一个二维电子气(two-dimensional electron gas；2deg)区域以满足高功率/高频率器件的需求。除了高电子迁移率晶体管外，具有异质结结构的器件，其实例还包括：异质结双极晶体管(heterojunction bipolar transistor；hbt)、异质结场效应晶体管(heterojunction field effect transistor；hfet)以及调制掺杂场效应管(modulation-doped fet；modfet)。目前，高电子迁移率晶体管面临提高产能的需求，以符合大量生产的条件。


技术实现要素：

3.本揭露内容的其中一方面提供了一种半导体器件，其特征在于，包括衬底、第一氮化镓型高电子迁移率晶体管、第二氮化镓型高电子迁移率晶体管、第一内连接器、第二内连接器。衬底包括多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域，所述多个第一型掺杂半导体区域以及所述多个第二型掺杂半导体区域沿着第一方向延伸，且沿着第二方向交替排列，所述第一方向和所述第二方向不同。第一氮化镓型高电子迁移率晶体管配置在所述衬底的上方，并覆盖所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的第一区域。第二氮化镓型高电子迁移率晶体管配置在所述衬底的上方，并覆盖所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的第二区域，其中所述第一区域和所述第二区域为互相分隔开的。第一内连接器配置在所述衬底上方，并连接所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的所述第一区域，且所述第一内连接器的宽度大于所述第一氮化镓型高电子迁移率晶体管的源极-漏极间距。第二内连接器配置在所述衬底上方，并连接所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的所述第二区域，且所述第二内连接器的宽度大于所述第二氮化镓型高电子迁移率晶体管的源极-漏极间距。
4.根据本揭露内容的另一方面，提供了一种半导体器件，其特征在于，包括衬底、第一氮化镓型高电子迁移率晶体管、第二氮化镓型高电子迁移率晶体管、第一内连接器、第二内连接器。衬底包括多个第一型掺杂半导体区域以及多个第二型掺杂半导体区域，所述多
个第一型掺杂半导体区域以及所述多个第二型掺杂半导体区域沿着第一方向延伸，且沿着第二方向交替排列，所述第一方向和所述第二方向不同。第一氮化镓型高电子迁移率晶体管配置在所述衬底的上方，并覆盖所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的第一区域。第二氮化镓型高电子迁移率晶体管配置在所述衬底的上方，并覆盖所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的第二区域，其中所述第一区域和所述第二区域为沿着所述第二方向排列。第一内连接器配置在所述衬底上方，并连接所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的所述第一区域，且所述第一内连接器和所述第一氮化镓型高电子迁移率晶体管为沿着所述第一方向排列。第二内连接器配置在所述衬底上方，并连接所述多个第一型掺杂半导体区域和所述多个第二型掺杂半导体区域上的所述第二区域，且所述第二内连接器和所述第二氮化镓型高电子迁移率晶体管为沿着所述第一方向排列。
5.通过应用上述配置，可因衬底上交替排列的第一型以及第二型掺杂半导体区域使得半导体器件的电压、电流能获得改善。在半导体器件中，第二氮化镓型高电子迁移率晶体管的电压、电流可以免于被第一氮化镓型高电子迁移率晶体管影响。换句话说，当第二栅极电极下方的衬底有电压变化时，第一栅极电极下方的衬底的电压变化可以降低。同时，第一内连接器和第二内连接器可以免于彼此影响，并各自借由第一介面和第二介面控制衬底的电压。
附图说明
6.当结合附图阅读时，从以下具体实施方式能容易地理解本揭露内容的各方面。应注意的是，各个特征可以不按比例绘制。实际上，为了便于论述，可任意增大或减小各种特征的尺寸。
7.以下所参照的附图为更详细地描述本发明的实施方式，其中：
8.图1为根据本揭露内容的一些实施方式绘示的俯视图；
9.图2绘示沿著图1中剖切符号i1的剖视图；
10.图3绘示沿著图1中剖切符号i2的剖视图；
11.图4为根据本揭露内容的一些实施方式绘示的剖视图；
12.图5至图11为根据本揭露内容的一些实施方式的制作方法中半导体器件的剖视图；
13.图12为根据本揭露内容的一些实施方式绘示的俯视图；
14.图13为根据本揭露内容的一些实施方式绘示的俯视图；
15.图14为根据本揭露内容的一些实施方式绘示的俯视图；
16.图15为根据本揭露内容的一些实施方式绘示的俯视图；
17.图16为根据本揭露内容的一些实施方式绘示的俯视图；
18.图17为根据本揭露内容的一些实施方式绘示的俯视图；
19.图18为根据本揭露内容的一些实施方式绘示的俯视图；
20.图19为根据本揭露内容的一些实施方式绘示的俯视图；
21.图20为根据本揭露内容的一些实施方式绘示的俯视图；
22.图21为根据本揭露内容的一些实施方式绘示的俯视图；
23.图22为根据本揭露内容的一些实施方式绘示的俯视图；以及
24.图23为根据本揭露内容的一些实施方式绘示的俯视图。
具体实施方式
25.全部的附图和详细说明中，将使用相同的参考符号来表示相同或相似的部件。借由以下结合附图的详细描述，将可容易理解本揭露内容的实施方式。
26.空间描述中，像是“上”、“下”、“上方”、“左侧”、“右侧”、“下方”、“顶部”、“底部”、“纵向”、“横向”、“一侧”、“较高”、“较低”、“较上”、“之上”、“之下”等的用语，是针对某个组件或是由组件所构成的群组的某个平面定义的，对于组件的定向可如其对应图所示。应当理解，这里使用的空间描述仅用于说明目的，并且在此所描述的结构于实务上的体现可以是以任何方向或方式布置在空间中，对此的前提为，本揭露内容的实施方式的优点不因如此布置而偏离。
27.于下面的描述中，半导体器件和其制造方法等被列为优选实例。本领域技术人员将能理解到，可以在不脱离本发明的范围和精神的情况下进行修改，包括添加和/或替换。特定细节可以省略，目的为避免使本发明模糊不清；然而，本揭露内容是为了使本领域技术人员能够在不进行过度实验的情况下，实现本揭露内容中的教示。
28.图1为根据本揭露内容的一些实施方式绘示的半导体器件100a的俯视图。为了可以清楚说明本揭露内容的特征，图式中省略了一些半导体器件100a的元件以及材料层。在本实施方式中，半导体器件100a具有衬底110a、氮化镓型高电子迁移率晶体管120a、氮化镓型高电子迁移率晶体管130a、内连接器140a以及内连接器150a。
29.衬底110a具有多个第一型掺杂半导体区域111a以及多个第二型掺杂半导体区域112a。这些第一型掺杂半导体区域111a以及这些第二型掺杂半导体区域112a沿着第一方向d1纵向延伸。这些第一型掺杂半导体区域111a和这些第二型掺杂半导体区域112a沿着第二方向d2交替排列。第二方向d2和第一方向d1不同。举例而言，在本实施方式中，第一方向d1和第二方向d2彼此垂直。
30.在半导体器件100a中，氮化镓型高电子迁移率晶体管120a和氮化镓型高电子迁移率晶体管130a配置在衬底110a上方。于一方面中，氮化镓型高电子迁移率晶体管120a覆盖衬底110a中的这些第一型掺杂半导体区域111a以及这些第二型掺杂半导体区域112a上的区域101a。氮化镓型高电子迁移率晶体管130a覆盖衬底110a中的这些第一型掺杂半导体区域111a以及这些第二型掺杂半导体区域112a上的区域102a。区域101a和区域102a不同。间隔g1在第二方向d2上位于区域101a和区域102a之间。
31.在本实施方式中，这些第一型掺杂半导体区域111a和这些第二型掺杂半导体区域112a形成多个交界面113a。区域101a和区域102a之间的间隔g1跨过至少两个交界面113a。举例而言，本实施方式的间隔g1跨过四个交界面113a。
32.图2是根据图1中割面线i1绘示的半导体器件100a的侧向剖视图。本实施方式的氮化镓型高电子迁移率晶体管120a在两个氮化物半导体层103a、104a之间有异质结区域125a。氮化镓型高电子迁移率晶体管120a具有邻近异质结区域125a的二维电子气区域126a。换句话说，异质结区域125a是在区域101a中位于这两个氮化物半导体层103a、104a之间的异质结。
33.氮化镓型高电子迁移率晶体管130a在两个氮化物半导体层103a、104a之间有异质结区域135a。氮化镓型高电子迁移率晶体管130a具有邻近异质结区域135a的二维电子气区域136a。异质结区域135a是在区域102a中位于这两个氮化物半导体层103a、104a之间的异质结。
34.在本实施方式中，氮化物半导体层104a配置在氮化物半导体层103a上。氮化物半导体层104a的能带隙比氮化物半导体层103a的能带隙大。因此，二维电子气区域126a和二维电子气区域136a各自形成在区域101a和区域102a。
35.在本实施方式中，四个交界面113a位于区域101a以及区域102a之间。因此，在衬底110a上，区域101a的电压不会被区域102a的电压变化影响。
36.此外，一对源极/漏极电极121a、122a配置在氮化物半导体层104a上。栅极电极123a配置在氮化物半导体层104a上。栅极电极123a配置于这些源极/漏极电极121a、122a之间。一对源极/漏极电极131a、132a配置在氮化物半导体层104a上。一对源极/漏极电极131a、132a配置在氮化物半导体层104a上。栅极电极133a配置在氮化物半导体层104a上。栅极电极133a配置于这些源极/漏极电极131a、132a之间。这些源极/漏极电极121a、122a以及栅极电极123a位于区域101a中。这些源极/漏极电极131a、132a以及栅极电极133a位于区域102a中。当区域102a中衬底110a的电压被源极/漏极电极131a、132a以及栅极电极133a改变时，区域101a中衬底110a的电压不会被影响。
37.举例而言，每个源极/漏极电极121a、122a、131a、132a包含一个或多个共型导电层。在一些实施方式中，这些源极/漏极电极121a、122a、131a、132a例如可以包含金属、合金、掺杂半导体材料(如掺杂晶体硅)、其他导电材料或上述的组合，但本揭露内容不限于此。举例而言，源极/漏极电极121a、122a、131a、132a的材料例如可以包含钛(ti)、铝硅合金(alsi)、氮化钛(tin)或上述的组合，但本揭露内容不限于此。在一些揭露方式中，这些源极/漏极电极121a、122a、131a、132a各自和氮化物半导体层104形成欧姆接触。这些源极/漏极电极121a、122a、131a、132a可以藉由使用钛(ti)、铝(al)、或其他适合材料來達成这些欧姆接触。在一些实施方式中，像是氮化硅(sin)的介电层(未绘示)可以配置在氮化物半导体层104和这些源极/漏极电极121a、122a、131a、132a之间。
38.参照图1，内连接器140a配置在衬底110a上方。内连接器150a配置在衬底110a上方。根据一方面，内连接器140a和区域101a在第二方向d2上的长度可以一样。内连接器150a和区域102a在第二方向d2上的长度也可以一样。根据器件的应用，也可以选择让这些长度彼此不同。
39.图3是根据图1中剖切符号i2绘示的侧向剖视图。内连接器140a配置在衬底110a上方。部分的第一型掺杂半导体区域111a和第二型掺杂半导体区域112a位于内连接器140a下方。内连接器140a穿过两层氮化物半导体层103a、104a。内连接器140a电气性连接衬底110a。区域101a的一部分和内连接器140a形成介面141a。换句话说，内连接器140a透过介面141a连接衬底110a。
40.内连接器150a配置在衬底110a上方。一些第一型掺杂半导体区域111a和第二型掺杂半导体区域112a位于内连接器150a下方。内连接器150a也穿过两层氮化物半导体层103a、104a。内连接器150a电气性连接衬底110a。部分的区域102a和内连接器150a形成介面151a。换句话说，内连接器150a透过介面151a连接衬底110a。
41.因此，衬底110a在区域101a、102a中的电压可以各自借由内连接器140a、150a独立控制。借由提供电信号至内连接器140a，衬底110a在区域101a中的电压可以维持在选定范围中。借由提供电信号至内连接器150a，衬底110a在区域102a中的电压可以维持在选定范围中。上述这些电压可以彼此相同也可以彼此不同。
42.相反地，当两个氮化镓型高电子迁移率晶体管配置在没有上述的这些第一型掺杂半导体区域以及第二型掺杂半导体区域的衬底上时，则难以个别操作这些氮化镓型高电子迁移率晶体管。衬底效应会在没有这些掺杂半导体区域的情况下发生，而两个氮化镓型高电子迁移率晶体管会彼此影响。上述的衬底效应是指两个氮化镓型高电子迁移率晶体管的衬底电压彼此共享。因此，这两个氮化镓型高电子迁移率晶体管会非常难个别操作。
43.如图3所示，至少两个交界面113a将介面141a和介面151a隔开。一部分氮化物半导体层103a在衬底110a上的垂直投影位于介面141a以及介面151a之间。此部分氮化物半导体层103a至少跨越完整的两个掺杂半导体区域111a、112a。举例而言，四个交界面113a将介面141a和介面151a隔开。此部分氮化物半导体层103a在介面141a和介面151a之间跨越两个完整的第一型掺杂半导体区域111a以及一个完整的第二型掺杂半导体区域112a。衬底110a在区域101a中的电压不会被区域102a中的电压影响。
44.第一型掺杂半导体区域111a在一方面可以包括p型掺杂剂(dopant)。第二型掺杂半导体区域112a在一方面可以包括n型掺杂剂。这些交界面113a包括至少两个pn结。这些交界面113a中还可以包含p-n-p结构。换句话说，区域101a和区域102a之间的p-n-p结构形成两个pn结。举例而言，本实施方式的半导体器件100a中，在区域101a和区域102a之间有四个pn结。换句话说，间隔g1跨越四个pn结113a。一部分氮化物半导体层103a在衬底110b上的垂直投影量跨越一个p-n-p结构。
45.举例而言，上述的p型掺杂剂可以包括铍(be)、镁(mg)、锌(zn)或镉(cd)，但本揭露内容不限于此。上述的n型掺杂剂可以包括硅(si)，但本揭露内容不限于此。
46.参照图1，一对的源极/漏极电极121a、122a具有源极-漏极间距g2，且其沿著第二方向d2排列。介面141a在第二方向d2的长度l1比源极-漏极间距g2的长度长。一对的源极/漏极电极131a、132a具有源极-漏极间距g3，且其沿著第二方向d2排列。介面151a在第二方向d2的长度l2可选择性地比源极-漏极间距g3的长度长。根据器件的应用方式，这些间距在其他配置中也可以具有相同长度。
47.在上述的配置中，内连接器140a可以控制源极/漏极电极121a、122a底下的电压。内连接器150a可以控制源极/漏极电极131a、132a底下的电压。
48.此外，自内连接器140a至内连接器150a的最短距离(亦即间隔g1)可以比自源极/漏极电极121a、122a至源极/漏极电极131a、132a的最短距离l3短。
49.参照图2，本实施方式的衬底110a包含基础层115a以及介电层114a。基础层115a的材料可以包含硅。另外，基础层可以是锗、碳化硅(silicon carbide)、蓝宝石(sapphire)或其他已知的衬底材料。介电层114a配置在基础层115a上，介电层114a可以是二氧化硅(silicon dioxide)、氮化硅(silicon nitride)、上述的混合、其他已知氮化物、氧化物或介电质。这些第一型掺杂半导体区域111a以及第二型掺杂半导体区域112a配置在介电层114上。介电层114可以阻挡基础层115a、第一型掺杂半导体区域111a以及第二型掺杂半导体区域112a之间的电流。举例而言，介电层114可以由单一介电材料层或复数介电材料层形
成。介电材料可以例如包括一个或多个氧化层、氧化硅(sio
x
)层、氮化硅(sin
x
)层、具有高介电常数的材料层(如氧化铪(hfo2)、氧化铝(al2o3)、二氧化钛(tio2)、氧化锆铪(hfzro)、三氧化二钽(ta2o3)、氧化硅铪(hfsio4)、二氧化锆(zro2)、氧化硅锆(zrsio2)等)或是上述的组合。
50.在一些实施方式中，可在介电层114a上配置成核(nucleation)层。这些第一型掺杂半导体区域111a以及第二型掺杂半导体区域112a可以形成在成核层上。在一些实施方式中，可在这些第一型掺杂半导体区域111a和这些第二型掺杂半导体区域112a上配置缓冲层。氮化物半导体层103a可以形成在缓冲层上。
51.这些第一型掺杂半导体区域111a以及第二型掺杂半导体区域112a的材料包括氮化镓(gan)。在一些实施方式中，这些第一型掺杂半导体区域111a以及第二型掺杂半导体区域112a可以包含氮化物或三-五族化合物，例如氮化镓(gan)、砷化镓(gaas)、氮化铟(inn)、氮化铝(aln)、氮化铟镓(ingan)、氮化铝镓(algan)、氮化铝铟镓(inalgan)或上述的组合。
52.氮化物半导体层103a的材料可以包括氮化镓。氮化物半导体层104a的材料可以包括氮化铝镓。氮化物半导体层104a的能带隙比氮化物半导体层103a的能带隙大，因此可以形成二维电子气区域126a、136a。在一些实施方式中，这些氮化物半导体层103a、104a可例如包括氮化物或三-五族化合物，例如氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、氮化铝铟镓(in
x
alyga
(1-x-y)
n，其中x y≤1)、氮化铝镓(alyga
(1-y)
n，其中y≤1)，其中氮化物半导体层104a的能带隙大于氮化物半导体层103a的能带隙，进而形成二维电子气。另外，其他器件也可以使用其他具有能带隙差异的二元、三元或四元的三-五族半导体化合物材料来各自形成异质结以及二维电子气区域。
53.半导体器件100a还包括钝化层180a以及多个连接垫161a、162a、163a、171a、172a、173a。连接垫161a、162a在区域101a中穿过钝化层180，并各自电气性连接源极/漏极电极121a、122a。连接垫163a在区域101a中穿过钝化层180，并电气性连接栅极电极120a。连接垫171a、172a在区域102a中穿过钝化层180，并各自电气性连接源极/漏极电极131a、132a。连接垫173a在区域102a中穿过钝化层180，并电气性连接栅极电极133a。
54.钝化层180a为了达成保护目的，其覆盖源极/漏极电极121a、122a、131a、132a以及栅极电极123a、133a。钝化层180a的材料例如可以包括氮化硅(sin
x
)、氧化硅(sio
x
)、氮氧化硅(sion)、碳化硅(sic)、硅硼氮(sibn)、碳氮硼化硅(sicbn)、氧化物、氮化物或其组合。在一些实施方式中，钝化层180a是多层结构，像是氧化铝/氮化硅(al2o3/sin)、氧化铝/氧化硅(al2o3/sio2)、氮化铝/氮化硅(aln/sin)、氮化铝/氧化硅(aln/sio2)或其组合的复合介电层，但本揭露内容不限于此。
55.半导体器件100a包括第一型掺杂栅极层124a以及第一型掺杂栅极层134a。第一型掺杂栅极层124a配置在栅极电极123a以及氮化物半导体层104a之间。第一型掺杂栅极层134a配置在栅极电极133a以及氮化物半导体层104a之间。举例而言，这些第一型掺杂栅极层124a、134a以p型掺杂剂掺杂。因此，氮化镓型高电子迁移率晶体管120a以及氮化镓型高电子迁移率晶体管130a可以在常关的状态下操作，一般称作增强型。p型掺杂剂例如可以包括铍(be)、镁(mg)、锌(zn)、镉(cd)，但本揭露内容不限于此。
56.一些实施方式中，半导体器件可以省略第一型掺杂栅极层124a、134a。因此，在这些实施方式中的半导体器件可以在常开的状态下操作，一般称作空乏型。或者，其中一个器
件可以配置有掺杂层，并以增强型器件运作，另一个则以空乏型器件运作。
57.参照图3，半导体器件100a包括连接垫191a、192a。连接垫191a穿过钝化层180a，并电气性连接内连接器140a。连接垫192a穿过钝化层180a，并电气性连接内连接器150a。在一些实施方式中，这些连接垫191a、192a可以各自包含通孔以及金属线。通孔可以穿过钝化层180a，并电气性连接内连接器140a。金属线配置在钝化层180a上，并和通孔接触。通孔和金属线可以包括金属或金属化合物。金属或金属化合物例如可以包括钨(w)、金(au)、钯(pd)、钛(ti)、钽(ta)、钴(co)、镍(ni)、铂(pt)、钼(mo)、氮化钛(tin)、氮化钽(tan)、上述材料形成的合金或其他金属化合物。
58.内连接器140a沿着氮型半导体层103a、104a的侧壁延伸，并穿过氮化物半导体层103a、104a。内连接器140a的最底层部分142a形成介面141a。內連接器150a的最底層部分152a形成介面151a。这些内连接器140a、150a可以各自透过这些连接垫191a、192a电气性连接外部连接垫。举例而言，这些连接垫191a、192a可以电气性连接至不同电压的电源。
59.图4为根据本揭露内容的一些实施方式的半导体器件绘示的侧向剖视图。在一些实施方式中，这些内连接器140a、150a可以穿过钝化层180a、氮化物半导体层104a以及氮化物半导体层103a。在一些实施方式中，这些内连接器140a、150a可以有一部分位于钝化层180a的上方。
60.图5至图11为根据本揭露内容的一些实施方式的制作方法中半导体器件100b的剖视图。参照图5，本实施方式的制作方法包括提供无掺杂衬底1101b。无掺杂衬底110b具有基础层115b、介电层114b以及无掺杂层116b。介电层114b配置在基础层115b上。无掺杂层116b配置在介电层114b上。在本揭露内容的一些实施方式中，成核层配置在介电层上。无掺杂层116b配置在成核层上。在一些实施方式中，无掺杂层116b包括氮化物或三-五族化合物。在一些实施方式中，无掺杂层116b例如可以包括氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、氮化铝铟镓(in
x
alyga
(1-x-y)
n，其中x y≤1)、氮化铝镓(alyga
(1-y)
n，其中y≤1)。举例而言，无掺杂层116b是无掺杂的氮化镓层。在一些实施方式中，无掺杂层116b的形成可以包括形成缓冲层，藉以降低导热系数或晶格数的差异。
61.参照图6，本实施方式的制作方法包括在衬底110b中形成具有多个交界面113b的多个第一型掺杂半导体區域111b以及多個第二型摻雜半導體區域112b。在一些实施方式中，这些第一型掺杂半导体区域111b以及第二型掺杂半导体区域112b的形成是透过至少一个掺杂工艺来达成。一方面，初期的无掺杂层116b可以掺杂第一型掺杂剂到这些第一型掺杂半导体区域111b后掺杂第二型掺杂剂，反之亦然。这些第一型掺杂半导体区域111b和这些第二型掺杂半导体区域112b沿著第二方向d2交替排列。这些交界面113b形成在这些第一型掺杂半导体区域111b以及第二型掺杂半导体区域112b之间。举例而言，这些第一型掺杂半导体区域111b可以藉由掺杂p型掺杂剂来形成。这些第二型掺杂半导体区域112b可以藉由掺杂n型掺杂剂来形成。
62.参照图7，本实施方式的制作方法包括在衬底111b上方形成氮化物半导体层103b；形成氮化物半导体层104b于氮化物半导体层103b上。氮化物半导体层104b的能带隙比氮化物半导体层103b的能带隙更大。
63.举例而言，氮化物半导体层103b的材料可以包括氮化镓。氮化物半导体层104b的材料可以包括氮化铝镓。氮化物半导体层103b以及氮化物半导体层104b之间形成异质结，
并形成二维电子气。在一些实施方式中，在形成氮化物半导体层103b之前，制作方法还可以形成成核层或缓冲层来减少导热系数或晶格数的差异。成核层或缓冲层的材料可以根据衬底110b以及氮化物半导体层103b的性质选定。
64.本实施方式的制作方法还包括在氮化物半导体层104b上形成一对源极/漏极电极121b、122b以及一对源极/漏极电极131b、132b；在氮化物半导体层104b上形成栅极电极123b以及栅极电极133b。栅极电极123b位于源极/漏极电极121b、122b之间。栅极电极133b出现在源极/漏极电极131b、132b之间。
65.源极/漏极电极121b、122b以及栅极电极123b配置在衬底110b上的区域101b上。异质结区域125b是位于区域101b中的异质结。二维电子气区域126b是在区域101b中的二维电子气。二维电子气区域126b邻近异质结区域125b。
66.源极/漏极电极131b、132b以及栅极电极133b配置在衬底110b上的区域102b上。异质结区域135b是位于区域102b中的异质结。二维电子气区域136b是在区域102b中的二维电子气。二维电子气区域136b邻近异质结区域135b。
67.参照图8，本实施方式的制作方法包括配置具有多个连接垫161b、162b、163b、171b、172b以及173b的钝化层180b。这些连接垫161b、162b、163b、171b、172b以及173b电气性连接源极/漏极电极121b、122b、栅极电极123b、源极/漏极电极131b、132b以及栅极电极133b。半导体器件100b的一个高电子迁移率晶体管区域因此形成。
68.半导体器件100b包括第一型掺杂栅极层124b以及第一型掺杂栅极层134b。第一型掺杂栅极层124b配置在栅极电极123b以及氮化物半导体层104b之间。第一型掺杂栅极层134b配置在栅极电极133b以及氮化物半导体层104b之间。
69.参照图9，在衬底110b的另一部分上，本实施方式的制作方法包括移除部分氮化物半导体层103b以及氮化物半导体层104b来形成彼此分离的沟槽105b以及沟槽106b，以露出衬底110b的顶部。在第二方向d2上，沟槽105b和沟槽106b被衬底110b的两个交界面103b隔开。
70.参照图10以及图11，本实施方式的制作方法包括各自在沟槽105b、106b中形成内连接器140b、150b。这些内连接器140b、150b接触衬底110b的顶部，并各自形成介面141b以及介面151b。这些介面141b、151b在衬底110b上的垂直投影至少被两个交界面113b隔开。
71.参照图10，形成这些内连接器140b、150b的步骤包括形成导电覆盖层107b在氮化物半导体层104b上方。部分导电覆盖层107b出现在这些沟槽105b、106b中。
72.参照图11，形成这些内连接器140b、150b的步骤包括图案化导电覆盖层107b，进而形成彼此分离的内连接器140b、150b。此外，具有这些连接垫191b、192b的钝化层180b配置在这些内连接器140b、150b上。因此，形成了半导体器件100b的内连接部分。
73.举例而言，参照图8，在本实施方式中，衬底110b的这些交界面113b是pn结。氮化物半导体层103b在衬底110b上的垂直投影的一部分跨过两个pn结(亦即交界面113b)。图12是根据本揭露内容的实施方式的半导体器件100b的上视图。区域101b和区域102b由两个pn结113b隔开。氮化镓型高电子迁移率晶体管120b以及内连接器140b配置在区域101b上。氮化镓型高电子迁移率晶体管130b以及内连接器150b配置在区域102b上。
74.图13是根据本揭露内容的一些实施方式绘制的半导体器件100c上视图。在另一实施方式中，氮化镓型高电子迁移率晶体管120c以及氮化镓型高电子迁移率晶体管130c类似
于氮化镓型高电子迁移率晶体管120a以及氮化镓型高电子迁移率晶体管130a。在衬底110c上，内连接器140c、源极/漏极电极121c、122c以及栅极电极123c配置在区域101c，内连接器150c、源极/漏极电极131c、132c以及栅极电极133c配置在区域102c。
75.在本实施方式中，这些第一型掺杂半导体区域111c掺杂n型掺杂剂。这些第二型掺杂半导体区域112c掺杂p型掺杂剂。这些第一型掺杂半导体区域111c以及第二型掺杂半导体区域112c之间形成多个交界面113c。
76.图14是根据本揭露内容的一些实施方式绘制的半导体器件100d上视图。在本实施方式中，氮化镓型高电子迁移率晶体管120d包括一对沿著第一方向d1排列的源极/漏极电极121d、122d。内连接器140d的介面141d和源极/漏极电极121d、122d在衬底110d上的垂直投影沿著第一方向d1排列。这些第一型掺杂半导体区域111d、第二型掺杂半导体区域112d、交界面113d沿著第一方向d1延伸。
77.氮化镓型高电子迁移率晶体管130d包括一对沿著第一方向d1排列的源极/漏极电极131d、132d。内连接器150d的介面151d和源极/漏极电极131d、132d在衬底110d上的垂直投影沿著第一方向d1排列。
78.图15是根据本揭露内容的一些实施方式绘制的半导体器件100e上视图。在本实施方式中，氮化镓型高电子迁移率晶体管120e包括沿著第一方向d1排列的一对源极/漏极电极121e、122e以及栅极电极123e。内连接器140e的介面141e以及源极/漏极电极121e、122e在衬底111e上的垂直投影落在这些第一型掺杂半导体区域111e以及第二型掺杂半导体区域112e的其中之一。换句话说，介面141e和源极/漏极电极121e、122e在衬底110e上的垂直投影落在两个交界面113e之间。
79.氮化镓型高电子迁移率晶体管130e包含沿著第一方向d1排列的一对源极/漏极电极131e、132e以及栅极电极133e。内连接器150e的介面151e以及源极/漏极电极131e、132e在衬底111e上的垂直投影落在这些第一型掺杂半导体区域111e以及第二型掺杂半导体区域112e的其中之一。换句话说，介面151e和源极/漏极电极131e、132e在衬底110e上的垂直投影落在两个交界面113e之间。
80.图16是根据本揭露内容的一些实施方式绘制的半导体器件100f上视图。在本实施方式中，氮化镓型高电子迁移率晶体管120f包括沿著第一方向d1排列的一对源极/漏极电极121f、122f以及栅极电极123。源极/漏极电极121f、122f以及栅极电极123f和源极/漏极电极121e、122e以及栅极电极123e相似。内连接器140f的介面141f跨越两个交界面113f。源极/漏极电极121f、122f以及栅极电极123f配置在这些第一型掺杂半导体区域111f以及这些第二型掺杂半导体区域112f的其中之一，并位于两个交界面113f之间。
81.氮化镓型高电子迁移率晶体管130f包括沿著第一方向d1排列的一对源极/漏极电极131f、132f以及栅极电极133f。源极/漏极电极131f、132f以及栅极电极133f类似源极/漏极电极131e、132e以及栅极电极133e。內連接器150f的介面151f跨越兩個交界面113f。源极/漏极电极131f、132f以及栅极电极133f配置在这些第一型掺杂半导体区域111f以及这些第二型掺杂半导体区域112f的其中之一，并位于两个交界面113f之间。
82.图17是根据本揭露内容的一些实施方式绘制的半导体器件100g上视图。在本实施方式中，氮化镓型高电子迁移率晶体管120g包含沿著第一方向d1排列的一对源极/漏极电极121g、122g以及栅极电极123g。源极/漏极电极121g、122g以及栅极电极123g配置在形成
于衬底110g的这些第一型掺杂半导体区域111g以及这些第二型掺杂半导体区域112g之间的多个交界面113g的其中之一上。
83.图18是根据本揭露内容的一些实施方式绘制的半导体器件100h上视图。在本实施方式中，氮化镓型高电子迁移率晶体管120h包括沿著第二方向d2排列的一对源极/漏极电极121h、122h以及栅极电极123h。在第一方向d1上，氮化镓型高电子迁移率晶体管120h配置在内连接器140h以及内连接器141h之间。内连接器140h以及内连接器141h沿著第一方向d1排列。
84.氮化镓型高电子迁移率晶体管130h包括沿著第二方向排列的一对源极/漏极电极131h、132h以及栅极电极133h。在第一方向d1上，氮化镓型高电子迁移率晶体管130h配置在内连接器150h以及内连接器151h之间。内连接器150h以及内连接器151h沿著第一方向d1排列。
85.在本实施方式中，每个源极/漏极电极121h、122h在内连接器141h上的垂直投影位于介面的正上方，而此介面形成在内连接器141h和衬底110h之间。
86.图19是根据本揭露内容的一些实施方式绘制的半导体器件100i上视图。在本实施方式中，衬底110i具有区域a以及区域b。在区域a中，这些第一型掺杂半导体区域111i以及第二型掺杂半导体区域112i沿着第三方向d3延伸。在区域b中，这些第一型掺杂半导体区域111i以及第二型掺杂半导体区域112i沿着第一方向d1延伸。第一方向d1和第三方向d3不同。氮化镓型高电子迁移率晶体管120i包括沿着第二方向d2排列的一对源极/漏极电极121i、122i以及栅极电极123i。氮化镓型高电子迁移率晶体管130i包括沿着第二方向d2排列的一对源极/漏极电极131i、132i以及栅极电极133i。
87.氮化镓型高电子迁移率晶体管120i配置在区域b中。氮化镓型高电子迁移率晶体管130i配置在区域b中。内连接器140i以及内连接器150i配置在区域a中。氮化镓型高电子迁移率晶体管120i以及内连接器140i跨越相同的交界面113i。氮化镓型高电子迁移率晶体管130i以及内连接器150i跨越相同的交界面113i。
88.图20是根据本揭露内容的一些实施方式绘制的半导体器件100j的上视图。在本实施方式中，内连接器140j在衬底110j上的垂直投影至少具有l形轮廓。内连接器150j在衬底110j上的垂直投影至少具有l形轮廓。内连接器140j邻近氮化镓型高电子迁移率晶体管120j的源极/漏极电极121j、122j以及栅极电极123j。内连接器150j邻近氮化镓型高电子迁移率晶体管130j的源极/漏极电极131j、132j以及栅极电极133j。
89.图21是根据本揭露内容一些实施方式绘制的半导体器件100k的上视图。在本实施方式中，内连接器140k在衬底110k上的垂直投影具有环状外型，而氮化镓型高电子迁移率晶体管120k在衬底110k上的垂直投影在内连接器140k的环状垂直投影之中。内连接器150k在衬底110k上的垂直投影具有环状外型，而氮化镓型高电子迁移率晶体管130k在衬底110k上的垂直投影在内连接器150k的环状垂直投影之中。氮化镓型高电子迁移率晶体管120k包括沿著第二方向d2排列的一对源极/漏极电极121k、122k以及栅极电极123k。氮化镓型高电子迁移率晶体管130k包括沿著第二方向d2排列的一对源极/漏极电极131k、132k以及栅极电极133k。
90.图22是根据本揭露内容一些实施方式绘制的半导体器件100j的上视图。在本实施方式中，内连接器140j在衬底110j上的垂直投影在第一方向d1上位于氮化镓型高电子迁移
率晶体管120j的正上方。内连接器150j在衬底110j上的垂直投影在第一方向d1上位于氮化镓型高电子迁移率晶体管130j正下方。氮化镓型高电子迁移率晶体管120j包括沿著第二方向d2排列的源极/漏极电极121j、122j以及栅极电极123j。氮化镓型高电子迁移率晶体管130j包括沿著第二方向d2排列的源极/漏极电极131j、132j以及栅极电极133j。
91.图23是根据本揭露内容一些实施方式绘制的半导体器件100k的上视图。在本实施方式中，氮化镓型高电子迁移率晶体管200k配置在衬底110k上，其在衬底110k中的多个第一型掺杂半导体区域111k以及多个第二型掺杂半导体区域112k上覆盖区域101k。氮化镓型高电子迁移率晶体管200k具有配置于两个氮化物半导体层之间的异质结区域以及另一个邻近的二维电子气区域。
92.氮化镓型高电子迁移率晶体管200k具有沿着第二方向d2排列的源极/漏极电极201k、203k以及栅极电极202k。氮化镓型高电子迁移率晶体管120k具有沿着第二方向d2排列的源极/漏极电极121k、122k以及栅极电极123k。氮化镓型高电子迁移率晶体管130k具有沿着第二方向d2排列的源极/漏极电极131k、132k以及栅极电极133k。氮化镓型高电子迁移率晶体管120k以及氮化镓型高电子迁移率晶体管200k覆盖区域101k。在这些第一型掺杂半导体区域111k以及第二型掺杂半导体区域112k之间的一些交界面113k将氮化镓型高电子迁移率晶体管200k以及氮化镓型高电子迁移率晶体管130k分开。
93.虽然没有绘示在图式中，应可以理解额外的氮化镓型高电子迁移率晶体管可以以上述的器件结合到单一衬底上，让任意数目的可以以此方式结合。此外，上述的实施方式提供了不同的半导体器件设置方式，有利于提高适应性。举例而言，可以根据工艺环境、器件大小、器件功能(例如低电压、高电压或无线电频率应用)等选择不同的半导体器件设置方式。尽管没有绘示在图式中，上述不同设置方式的半导体器件应理解为是可以整合到单一芯片或电路。
94.本揭露内容的上述内容是提供来举例说明，其目的并非将本揭露内容耗尽或限制至这些详细说明内容。本领域技术人员可以对其作多种显而易见的修改、改良。
95.以上所选、所述的实施方式是为了最清楚说明本揭露内容的原理以及实际应用，使本領域的其他技術人員能夠理解本揭露内容的各種實施方式和適合於特定用途的各種修改。
96.本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。当这些用语和事件或情况一并使用时，其包括此事件或情况精确发生的实施方式，以及类似此事件或情况发生的实施方式。举例而言，当这些用语和数值一并使用时，此用词可以包括相等此数值的
±
10％或更少的数值范围，像是相等此数值的
±
5％或更少的范围、相等此数值的
±
4％或更少的范围、相等此数值的
±
3％或更少的范围、相等此数值的
±
2％或更少的范围、相等此数值的
±
1％或更少的范围、相等此数值的
±
0.5％或更少的范围、相等此数值的
±
0.1％或更少的范围、相等此数值的
±
0.05％或更少的范围。“实质上共平面”意旨两个表面位于数千分尺以内或相同平面的范围，像是位于40千分尺以内、30千分尺以内、20千分尺以内、10千分尺以内、1千分尺以内或位在相同平面。
97.例如，“约”可以表示在所述值的一个或多个标准偏差内，或
±
30％、
±
20％、
±
10％、
±
5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它
性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
98.如本文所使用的，除非上下文另有明确规定，否则单数术语“单个”、“一个”和“所述单个”可包括复数参考词。在一些实施方式的描述中，所提供的在另一组件“上方”或“上面”的组件可以包括的状况有，前一组件直接在后一组件上(例如，与后一组件有物理接触)的状况，以及一个或多个中介组件位于前一组件和后一组件之间的状况。
99.虽然已经参考本揭露内容的具体实施方式来描述和说明本揭露内容，但是这些描述和说明并不受到限制。本领域技术人员应当理解，在不脱离所附权利要求所定义的本揭露内容的真实精神和范围的情况下，可以进行各种修改和替换为等效物。附图并非一定是按比例绘制而成的。由于制造工艺和公差的因素，本揭露内容中所呈现的工艺与实际装置之间可能存在区别。本揭露内容的其他实施方式可能没有具体说明。说明书和附图应当视为是说明性的，而不是限制性的。可作出修改以使特定情况、材料、物质组成、方法或过程能够适应本揭露内容的目的、精神和范围。所有这些修改都会落在本文所附权利要求的范围内。虽然本文所揭露的方法是通过参照特定顺序执行特定操作来描述的，但是应当理解，可以进行组合、子划分或重新排序这些操作，以形成等效的方法，并且此并不会脱离本公开的教示。因此，除非在此有特别指出，否则，此些操作的顺序和分组是不受限制的。