一种PN结注入型浮栅晶体管及其制备方法

一种pn结注入型浮栅晶体管及其制备方法
技术领域
1.本发明属于集成电路制造技术领域，特别是面向低功耗高速非易失性存储器应用，具体涉及一种pn结注入型浮栅晶体管及其制备方法。


背景技术：

2.存储器件是半导体行业三大支柱之一，可以分为易失性存储器和非易失性存储器。其中闪存器件(flash memory)是目前应用最为广泛的非易失性存储器之一，包括浮栅场效应晶体管(floating gate field-effect transistor)和电荷俘获型场效应晶体管(charge trapped field-effect transistor)。
3.传统的浮栅晶体管通过将沟道中的载流子注入浮栅从而改变沟道电流，实现存储器的编程功能。目前的注入机制主要包括fn(fowler-nordheim)隧穿和热载流子注入(hot carrier injection,chi)，要求在晶体管的控制栅端或漏端施加足够的电压才能激发载流子。因此，传统的浮栅晶体管编程和擦除操作电压高(＞10v)，且注入效率低。近年来，行业技术不断革新，市场对高速、高可靠性和低操作电压的应用需求也越来越高。
4.因此，亟待开发和研究低压、高速的非易失性存储器件。


技术实现要素：

5.针对以上问题，本发明提供了一种pn结注入型浮栅晶体管。利用pn结开启电压低这一特点，直接对浮栅层进行横向的载流子注入和释放，实现编程和擦除。相较于传统的沟道载流子垂直注入的方式，操作电压大大降低。
6.本发明提供的pn结注入型浮栅晶体管，包括半导体衬底、源区、漏区、沟道区、浮栅介质层、浮栅、pn结注入区、浮栅阻挡层、控制栅极、隔离层和金属引出层。在半导体衬底上形成源区和漏区，以及连接二者的轻掺杂沟道区；沟道区之上依次为浮栅介质层、浮栅、浮栅阻挡层和控制栅极，而浮栅与pn结注入区横向连接形成pn结，且所述pn结注入区不在沟道区上，独立于控制栅极、源区和漏区；隔离层覆盖晶体管器件的表面；金属引出层通过通孔穿过隔离层分别形成连接至源区、漏区、控制栅极、pn结注入区的金属引出线。
7.上述pn结注入型浮栅晶体管中，在浮栅介质层之上，浮栅和pn结注入区在水平方向上形成pn结，其中一个为p型半导体，则另一个为n型半导体。
8.上述pn结注入型浮栅晶体管中，所述浮栅介质层的材料优选为氧化硅(sio2)等，因不考虑隧穿注入和热载流子注入，综合考虑控制栅电压和器件的可靠性，厚度优选为2～5nm。
9.上述pn结注入型浮栅晶体管中，所述浮栅和pn结注入区的材料优选为多晶硅，为了保证电荷存储量，厚度优选为3～10nm。
10.上述pn结注入型浮栅晶体管中，所述浮栅阻挡层的材料优选为氧化铝(al2o3)、氧化硅(sio2)等，考虑器件的电容耦合比，同时为了保证器件的可靠性，厚度优选为5～15nm。
11.上述pn结注入型浮栅晶体管中，所述控制栅极的材料优选为氮化钛(tin)、氮化钽
(tan)等，厚度优选为50～100nm。
12.本发明还提供了上述pn结注入型浮栅晶体管的一种制备方法，包括以下步骤：
13.1)在半导体衬底上形成常规浅槽隔离(shallow trench isolation,sti)和有源区；
14.2)在半导体衬底表面形成浮栅介质层；
15.3)在浮栅介质层上淀积多晶硅，并掺杂形成第一掺杂类型多晶硅，然后通过光刻技术定义pn结的区域；
16.4)在第一掺杂类型多晶硅层表面依次沉积浮栅阻挡层、控制栅电极层和硬掩模层；
17.5)通过光刻技术定义控制栅区域并刻蚀硬掩模，然后以硬掩模作为屏蔽，刻蚀控制栅电极层、浮栅阻挡层至浮栅介质层和硬掩膜未覆盖的多晶硅区域；
18.6)以栅上面的硬掩模为屏蔽，先轻掺杂形成源漏ldd(lightly doped drain)区域，再通过沉积介质层并刻蚀形成侧墙，对源漏进行重掺杂，同时硬掩膜未覆盖的多晶硅经过重掺杂变成第二掺杂类型多晶硅，从而形成pn结接触，最后快速退火激活杂质；
19.7)淀积隔离层并对表面进行平坦化，然后制作源区、漏区、控制栅极和pn结注入区的金属引出。
20.上述步骤1)具体包括：
21.1a)在衬底上依次沉积氧化硅缓冲层和氮化硅硬掩膜层；
22.1b)旋涂有机正性光刻胶，通过光刻技术图形化有机正性光刻胶作为有源区掩膜；
23.1c)通过刻蚀形成浅槽，并通过沉积回填氧化硅，再进行表面平坦化。
24.上述步骤7)具体包括：
25.7a)淀积氧化硅隔离层并进行表面平坦化后，通过光刻技术定义并刻蚀形成源区、漏区、控制栅极和pn结注入区上的通孔；
26.7b)淀积金属进行填充并退火，在源漏通孔中形成金属硅化物，从而起到降低源漏接触电阻率的作用；
27.7c)依次淀积金属粘附层和金属互连层，通过光刻技术定义互联线，刻蚀金属层至隔离层，形成金属引出。
28.上述步骤2)中可以通过氧化方式形成氧化硅层作为浮栅介质层，可以为干氧氧化或氢氧合成氧化。
29.上述步骤3)中多晶硅的淀积方式优选为低压化学气相沉积(low pressure chemical vapor deposition,lpcvd)。
30.上述步骤4)中浮栅阻挡层的淀积方式优选为原子层淀积(atomic layer deposition,ald)。
31.上述步骤4)和7)中金属材料的淀积方式可以采用磁控溅射(magnetron sputtering)和金属蒸发淀积(metal evaporation)等物理气相沉积(physical vapor deposition,pvd)的方式。
32.上述步骤4)、6)和7)中硬掩膜层、侧墙介质、隔离层的沉积方式可以采用低压化学气相沉积(low pressure chemical vapor deposition,lpcvd)和等离子体增强化学气相沉积(plasma enhanced chemical vapor deposition,pecvd)等方法。
33.进一步地，上述制备方法中平坦化方式优选为化学机械抛光(chemical mechanical polishing,cmp)。
34.进一步地，上述制备方法中退火方式可以采用快速热退火(rapid thermal annealing,rta)、激光退火(laser annealing)、闪耀退火(flash annealing)和尖峰退火(spike annealing)中的一种。
35.进一步地，上述制备方法中采用的光刻技术为诸如193nm紫外光刻技术等能定义纳米尺度的光刻技术。
36.进一步地，上述制备方法中采用的刻蚀技术可以是反应离子刻蚀(reactive ion etching,rie)和电感耦合等离子体刻蚀(inductively coupled plasma etching,icpe)等方法。
37.本发明的优点和积极效果如下：
38.1)本发明提出的pn结注入型浮栅晶体管，利用pn结开启电压低这一特点，直接对浮栅进行横向的载流子注入和释放，从而降低操作电压；
39.2)注入方式从隧穿注入或热载流子注入转变为pn结注入，降低了浮栅介质层的厚度要求，从而提高器件的可靠性；
40.3)pn结独立于沟道，电荷不易泄露，器件保持特性好；
41.4)器件的控制栅端、源漏端、注入端相互独立，操作简单，而且制备工艺简单，结构易实现。
42.基于以上特点，本发明的pn结注入型浮栅晶体管具有应用到大规模低功耗高速非易失性存储器的潜力。
附图说明
43.图1-图11为本发明pn结注入型浮栅晶体管的各关键工艺步骤的示意图。各图中，(a)为器件的俯视图，(b)为(a)沿a-a’方向的器件剖面图，(c)为(a)沿b-b’方向的器件剖面图。其中：
44.图1为在体硅衬底上形成有源区和sti隔离的步骤；
45.图2为在体硅衬底表面通过热氧化形式形成浮栅介质层的步骤；
46.图3为在浮栅介质层表面淀积多晶硅层并注入p型杂质形成p型多晶硅的步骤；
47.图4为在p型多晶硅层表面旋涂光刻胶，曝光形成刻蚀掩膜的步骤；
48.图5为刻蚀p型多晶硅层，形成pn结区域，随后去胶的步骤；
49.图6为依次淀积浮栅阻挡层、金属控制栅电极层和氧化硅硬掩模层的步骤；
50.图7为图形化氧化硅层，以顶层氧化硅作为硬掩模，刻蚀金属控制栅电极层、浮栅阻挡层至浮栅介质层和硬掩膜未覆盖的多晶硅区域的步骤；
51.图8为以图形化后的氧化硅硬掩模作为注入阻挡层，淀积氮化硅层各向异性刻蚀形成侧墙保护沟道，进行源漏和多晶硅pn结n区的杂质注入并退火以激活的步骤；
52.图9为淀积氧化硅隔离层并进行表面平坦化的步骤；
53.图10为通过光刻技术在源、漏、控制栅和pn结n端上方定义并刻蚀形成通孔的步骤；
54.图11为淀积金属导电层，图形化形成金属互联线的步骤；
55.图12为图1～图11中所用材料的图例。
具体实施方式
56.下面结合附图，通过具体实例来对本发明进行详细说明。
57.如图1至图11所示，根据下述步骤制备pn结注入型浮栅晶体管(以n型为例)：
58.1)在体硅衬底上形成有源区和sti隔离，具体的操作为在p型硅衬底上注入p型杂质并退火，再通过淀积、光刻、刻蚀、回填、cmp形成氧化硅隔离区：先沉积氧化硅作为缓冲层，接着淀积氮化硅，图形化氮化硅层作为刻蚀掩膜，刻蚀硅衬底并cvd沉积氧化硅，通过cmp图形化基片表面并用热磷酸去除氮化硅，如图1所示；
59.2)通过热氧化的方式在硅衬底表面热氧化形成3nm的浮栅介质层，如图2所示；
60.3)通过lpcvd技术在浮栅介质层表面淀积5nm的多晶硅层，并注入杂质b

，注入剂量为5
×
10
10
cm-2
，注入能量为10kev，形成p型多晶硅，如图3所示；
61.4)利用光刻技术定义pn结区域，如图4所示；
62.5)通过rie技术刻蚀p型多晶硅并去胶，如图5所示；
63.6)分别通过ald淀积8nm的氧化铝阻挡层、pvd淀积50nm的氮化钛金属控制栅以及pecvd沉积100nm的氧化硅硬掩模，如图6所示；
64.7)通过光刻技术进行金属控制栅图形化，先刻蚀形成氧化硅硬掩模，而后刻蚀氮化钛金属栅、氧化铝阻挡层至浮栅介质层和硬掩膜未覆盖的多晶硅区域，如图7所示；
65.8)以控制栅上面的氧化硅层为硬掩模，先轻掺杂注入杂质p

，注入剂量为5
×
10
12
cm-2
，注入能量为10kev，形成源漏ldd区；再通过lpcvd淀积15nm氮化硅并刻蚀形成侧墙，以侧墙掩蔽对源漏进行重掺杂，注入杂质as

，注入剂量为5
×
10
15
cm-2
，注入能量为33kev；与此同时，硬掩膜未覆盖的多晶硅区域经过重掺杂变成n型，从而形成pn结接触；最后进行快速退火激活杂质，退火温度为900℃，时间为10s，如图8所示；
66.9)通过pecvd淀积300nm的氧化硅隔离层，并进行表面平坦化，如图9所示；
67.10)通过光刻技术定义源、漏、控制栅和pn结n端的通孔，采用对硅、多晶硅和氮化钛刻蚀选择比的程序，刻蚀形成各端通孔；通过磁控溅射淀积3nm的金属镍，经过退火后在源漏通孔中形成镍化硅，再经过湿法腐蚀去除残余的金属镍，如图10所示；
68.11)采用磁控溅射依次淀积20nm的金属钛(粘附层)和800nm的金属铝填充通孔并形成金属膜，利用cmp进行表面平坦化，而后通过光刻技术定义金属引出线，并采用icp刻蚀形成金属互联线，如图11所示。
69.本发明实施例并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。