并行总线时序补偿方法、装置以及处理器与流程

1.本技术涉及时序补偿领域，具体而言，涉及一种并行总线时序补偿方法、装置、计算机可读存储介质、处理器以及并行总线时序补偿系统。


背景技术：

2.随着网络技术的不断发展，并行总线的应用逐渐变得广泛，对于信号传输速度的要求也逐渐升高，因此，在信号传输过程中，时序的准确性是至关重要的，这就要求在布局布线时要满足走线等长的条件。
3.但是，随着产品小型化，总线位数的增多，在布线时往往是不等长的，因此，需要一种时序补偿的方法在布线不等长的情况下实现时序的补偿，满足高速信号传输的需求。
4.在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。


技术实现要素：

5.本技术的主要目的在于提供一种并行总线时序补偿方法、装置、计算机可读存储介质、处理器以及并行总线时序补偿系统，以解决现有技术中因布线不等长带来的信号相位不同步的问题。
6.根据本发明实施例的一个方面，提供了一种并行总线时序补偿方法，包括：获取目标延时信号线的长度以及最长并行总线的长度，其中，所述最长并行总线为多个并行总线中最长的所述并行总线，多个所述并行总线包括数据信号线和时钟信号线；根据所述最长并行总线的长度、目标延时信号线的长度和信号传输速度，确定所述目标延时信号线对应的延时时间，所述信号传输速度为信号在所述目标延时信号线的传输速度；根据所述延时时间，确定所述目标延时信号线的相位补偿电路，所述相位补偿电路用于对所述目标延时信号线进行相位补偿，在相位补偿后，所述目标延时信号线的信号到达信号接收端的时间与所述最长并行总线到达所述接收端的时间的差值为第一时间差值，在相位补偿前，所述目标延时信号线的信号到达信号接收端的时间与所述最长并行总线到达所述接收端的时间的差值为第二时间差值，所述第一时间差值小于所述第二时间差值。
7.可选地，根据所述最长并行总线的长度、目标延时信号线的长度和信号传输速度，确定所述目标延时信号线对应的延时时间，所述信号传输速度为信号在所述目标延时信号线的传输速度，包括：根据公式计算所述目标延时信号线对应的延时时间，其中，δt为所述目标延时信号线对应的延时时间，l
max
为所述最长并行总线的长度，为所述并行总线中最长的所述并行总线的长度，l为所述目标延时信号线的长度，v为所述信号传输速度。
8.可选地，根据所述延时时间，确定所述目标延时信号线的相位补偿电路，包括：根据所述延时时间，确定所述目标延时信号线的相位补偿电路对应的传递函数；根据所述传
递函数确定所述相位补偿电路中具体元件的阻抗值。
9.可选地，根据所述延时时间，确定所述目标延时信号线的相位补偿电路对应的传递函数，包括：根据公式确定所述传递函数，其中，g(s)为所述目标延时信号线的延时部分的传递函数，δt为所述目标延时信号线对应的延时时间，s为拉普拉斯变换的算子。
10.可选地，根据所述传递函数确定所述相位补偿电路中具体元件的阻抗值，包括：确定所述相位补偿电路的元件；根据所述传递函数和对应的元件类型，确定所述具体元件的阻抗值。
11.可选地，根据所述传递函数和对应的元件类型，确定所述具体元件的阻抗值，包括：确定所述相位补偿电路的元件为电容，根据所述传递函数和对应的元件类型，确定所述具体元件的阻抗值；根据公式确定所述电容的阻抗值，其中，g(s)为所述相位补偿电路的传递函数，c为所述电容，rz为目标延时信号线的特性阻抗，s为拉普拉斯变换的算子。
12.可选地，所述方法还包括：获取第一幅值和第二幅值，其中，所述第一幅值为所述相位补偿电路输出的信号的幅值，所述第二幅值为所述目标延时信号线未输入至所述相位补偿电路的信号的幅值；根据所述第一幅值和第二幅值，确定所述第二幅值相对于所述第一幅值的减少量；根据所述减少量，确定幅度恢复电路的放大倍数。
13.根据本发明实施例的另一方面，还提供了一种并行总线时序补偿装置，包括：获取单元，用于获取目标延时信号线的长度以及最长并行总线的长度，其中，所述最长并行总线为多个并行总线中最长的所述并行总线，多个所述并行总线包括数据信号线和时钟信号线；第一确定单元，用于根据所述最长并行总线的长度、目标延时信号线的长度和信号传输速度，确定所述目标延时信号线对应的延时时间；第二确定单元，用于根据所述延时时间，确定所述目标延时信号线的相位补偿电路。
14.根据本发明实施例的另一方面，提供了一种计算机可读存储介质，上述计算机可读存储介质包括存储的程序，其中，上述程序执行任一种上述的并行总线时序补偿方法。
15.根据本技术的再一方面，提供了一种处理器，上述处理器用于运行程序，其中，上述程序运行时执行任一种上述的并行总线时序补偿方法。
16.根据本技术的再一方面，提供了一种并行总线时序补偿系统，上述处理系统包括：一个或多个处理器，存储器以及一个或多个程序，其中，上述一个或多个程序被存储在上述存储器中，并且被配置为由上述一个或多个处理器执行，上述一个或多个程序包括用于执行任一种上述的并行总线时序补偿方法。
17.在本发明实施例中，采用确定目标延时信号线对应的延时时间的方式，通过确定相应的相位补偿电路，达到了减小目标延时信号线与预定信号线到达信号接收端的时间差值的目的，从而实现了对并行总线进行时序补偿的技术效果，进而解决了由于布线不等长造成的信号相位不同步的技术问题。
附图说明
18.构成本技术的一部分的说明书附图用来提供对本技术的进一步理解，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
19.图1示出了根据本技术的一种并行总线时序补偿方法的实施例的流程示意图；
20.图2示出了根据本技术的一种并行总线时序补偿方法的实施例中的包括相位补偿电路的局部结构示意图；
21.图3示出了根据本技术的一种并行总线时序补偿方法的实施例中的包括相位补偿电路的局部结构示意图；
22.图4示出了根据本技术的一种并行总线时序补偿方法的实施例的信号经过相位补偿电路之后的幅度变化示意图；
23.图5示出了根据本技术的一种并行总线时序补偿方法的实施例的原理示意图；
24.图6示出了根据本技术的一种并行总线时序补偿方法的实施例的滞回比较电路的电压传输特性示意图；
25.图7示出了根据本技术的一种并行总线时序补偿方法的实施例的系统示意图；
26.图8示出了根据本技术的一种并行总线时序补偿方法的实施例的理想情况下时钟信号的中心对应的时间和数据信号的高电平起始对应的时间的差值示意图；
27.图9示出了根据本技术的一种并行总线时序补偿方法的实施例的实际情况下时钟信号的中心对应的时间和数据信号的高电平起始对应的时间的差值示意图；
28.图10示出了根据本技术的一种并行总线时序补偿装置的示意图。
29.其中，上述附图包括以下附图标记：
30.10、发射端；20、特性电阻；30、相位补偿电路；40、第一π型匹配电路；50、幅度恢复电路；60、第二π型匹配电路；70、接收端。
具体实施方式
31.需要说明的是，在不冲突的情况下，本技术中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本技术。
32.为了使本技术领域的人员更好地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本技术一部分的实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本技术保护的范围。
33.需要说明的是，本技术的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本技术的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
34.为了便于描述，以下对本技术实施例涉及的部分名词或术语进行说明：
35.并行总线：并行接口与计算机设备之间传递数据的通道。
36.正如背景技术中所说的，现有技术中的布线不等长造成信号相位不同步，为了解决上述问题，本技术的一种典型的实施方式中，提供了一种并行总线时序补偿方法、并行总线时序补偿装置、计算机可读存储介质、处理器以及并行总线时序补偿系统。
37.根据本技术的实施例，提供了一种并行总线时序补偿方法。
38.图1是根据本技术实施例的并行总线时序补偿方法的流程图。如图1所示，该方法包括以下步骤：
39.步骤s101，获取目标延时信号线的长度以及最长并行总线的长度，其中，上述最长并行总线为多个并行总线中最长的上述并行总线，多个上述并行总线包括数据信号线和时钟信号线；
40.上述的目标延时信号线是指需要进行信号延时的信号线且不是并行总线中最长的信号线，该目标延时信号线既可以是数据信号线也可以是时钟信号线；在并行总线数据信号传输过程中，按照时钟信号线内的时钟来收发信号，数据信号线与时钟信号线可能等长也可能不等长；
41.步骤s102，根据上述最长并行总线的长度、目标延时信号线的长度和信号传输速度，确定上述目标延时信号线对应的延时时间，上述信号传输速度为信号在上述目标延时信号线的传输速度；
42.在实际信号传输的过程中，信号线越长，信号到达信号接收端的时间越迟，因此并行总线中最长信号线内的信号最晚到达信号接收端，并行总线内除最长信号线以外的其他信号线内的信号都会比最长信号线内的信号更早到达信号接收端，因此，需要对这些信号线进行延时，再根据信号传输速度，易确定目标延时信号线对应的延时时间；
43.步骤s103，根据上述延时时间，确定上述目标延时信号线的相位补偿电路，上述相位补偿电路用于对上述目标延时信号线进行相位补偿，在相位补偿后，上述目标延时信号线的信号到达信号接收端的时间与上述最长并行总线到达上述接收端的时间的差值为第一时间差值，在相位补偿前，上述目标延时信号线的信号到达信号接收端的时间与上述最长并行总线到达上述接收端的时间的差值为第二时间差值，上述第一时间差值小于上述第二时间差值。
44.上述相位补偿电路通过缩小目标延时信号与预定信号线内的信号到达接收端的时间差值，实现对目标延时信号线内信号的相位补偿。
45.上述并行总线时序补偿方法，通过获取目标延时信号线、并行总线中最长的信号线与信号传输速度确定延时时间，进而确定相位补偿电路，可以缩小目标延时信号与预定信号线内信号到达接收端的时间差值，可以实现对目标延时信号线内信号的相位补偿，使得并行总线内各信号到达的时间的差值减小，从而解决了现有技术中因布线不等长带来的信号相位不同步的问题。
46.本技术的一种具体实施例中，在包括上述步骤s101至s103的基础上，还对具体上述步骤s102进行细化，该步骤具体包括：根据公式计算上述目标延时信号线对应的延时时间，其中，δt为上述目标延时信号线对应的延时时间，l
max
为上述最长并行总线的长度，l为上述目标延时信号线的长度，v为上述信号传输速度，该实施例中，认为最长信号线和目标延时信号线内的信号传输速度是相同的，即认为上述信号传输速度是信号在数据信号线或时钟信号线上的传输速度，二者信号传输速度相同，因此，其可以简单高效地确
定出延时时间。
47.当然，在实际的应用中，最长的信号线和目标延时信号线的传输速度可能不相同，这时，可以根据公式计算对应的延时时间，其中，v1为最长信号线的信号传输速度，v2为目标延时信号线的信号传输速度。
48.另外，由于实际的信号传输速率和理想的传输速率可能存在差异，所以上述的计算过程中，可以根据理想的传输速率和实际的传输速率之间的差异来确定对应的一个差异系数k1，根据公式计算对应的延时时间。
49.为了更加准确地确定相位补偿电路中元件的阻抗值，本技术的一种具体实施例中，在包括上述步骤s101至s103的基础上，还对具体上述步骤s102进行细化，具体地，根据上述延时时间，确定上述目标延时信号线的相位补偿电路，包括：步骤s1021，根据上述延时时间，确定上述目标延时信号线的相位补偿电路对应的传递函数；步骤s1022，根据上述传递函数确定上述相位补偿电路中具体元件的阻抗值。
50.在实际的应用中，可以先确定待使用的相位补偿电路的具体结构，之后，根据具体的结构和对应的传递函数，确定各元件的阻抗值，从而可以确定该相位补偿结构的具体结构参数。具体地，相位补偿电路可以为现有技术中任何可以实现延时功能的电路，具体可以为rc延时电路、555构成的长延时电路、晶体管延时电路，通过改变各电路中的各个元器件的参数实现不同程度的延时，其中rc延时电路是通过r或c的大小来调整电路延时时间；555构成的长延时电路通过在引脚5串联一个二极管，使得引脚6的电位升高到引脚5的电位，具有了更长时间的定时，实现了延时；晶体管延时电路的晶体三极管复合后与电容c共同组成了延时电路，其中rc电路是比较简单且常用的延时电路。
51.本技术的一种具体实施例中，在上述细化了步骤s102的基础上，还对细化步骤中的步骤s1021进行细化，根据上述延时时间，确定上述目标延时信号线的相位补偿电路对应的传递函数，包括：根据公式确定上述传递函数，其中，g(s)为上述目标延时信号线的延时部分的传递函数，δt为上述目标延时信号线对应的延时时间，s为拉普拉斯变换的算子。该实施例中，可以通过将延时部分的传递函数近似为一个惯性环节，则有公式利用该公式以及时间，确定相位补偿电路对应的传递函数。
52.当然，本技术的上述确定传递函数的公式也并不限于上述的公式，根据实际的情况，上述传递函数计算的公式可能会有相应地微调整，具体表现为该公式会有微调系数，例如，整体的一个微调系数为k2，则具体的传递函数为当然，还可以有局部的微调系数k3，具体的传递函数当然，也并不限于这两种方式，还可能有其他的形式。具体应用中，本领域技术人员可以根据实际情况来调整。
53.为了更准确地确定具体原件的阻抗值，本技术的另一种实施例中，在上述细化了步骤s102的基础上，还对细化步骤中的步骤s1022进行细化，对根据上述传递函数确定上述相位补偿电路中具体元件的阻抗值，包括：确定上述相位补偿电路的元件；根据上述传递函
数和对应的元件类型，确定上述具体元件的阻抗值；
54.正如前文所说的，实际应用中，相位补偿电路可以有多种形式，具体本领域技术人员可以根据实际需求来确定对应的电路形式，比如rc延时电路、555构成的长延时电路或晶体管延时电路(当然，实际上现有技术还有其他的电路，本技术中就不再一一赘述了)。为了简化相位补偿电路且同时达到良好的相位补偿效果，本技术的一种实施例中，在包括上述步骤s1021至s1022的基础上，还对具体上述步骤s1022进行细化，仅采用单个的电容来进行相位延时，即该相位补偿电路30仅由一个电容构成，如图2所示，图2不仅示出了相位补偿电路，还示出了特性电阻20，该特性电阻20实际上就是发射端10和接收端70之间的传输线对应的电阻。具体地，根据上述传递函数和对应的元件类型，确定上述具体元件的阻抗值，包括：确定上述相位补偿电路的元件为电容，根据上述传递函数和对应的元件类型，确定上述具体元件的阻抗值；根据公式确定上述电容的阻抗值，其中，g(s)为上述相位补偿电路的传递函数，c为上述电容，rz为目标延时信号线的特性阻抗，s为拉普拉斯变换的算子。
55.在实际应用中，由于信号线的长度不同，需要延时的时间各不相同，电容c的阻抗值也不相同，因此，如图3所示，可以将相位补偿电路30中的电容调整为可变电容。
56.在实际应用过程中，上述相位补偿电路输出的信号幅值可能会出现低于未输入至相位补偿电路的信号幅值的情况，如图4所示，理想的滞后环节(虚线表示)与惯性环节(实线表示)的单位阶跃响应，可以看出用惯性环节来模拟滞后环节时，在t0处惯性环节的输出电压会低于滞后电压，在t1处惯性环节的输出电压也会低于滞后电压。因此，可以在相位补偿电路后设计加入幅度恢复电路，实现对幅值的恢复，整体的原理示意图如图5所示，相位各异的信号线经过相位补偿电路30和幅度恢复电路50后可以得到相位相同的信号。具体地，为了进行幅度恢复，在包括上述步骤s101至s103的基础上，上述方法还包括：获取第一幅值和第二幅值，其中，上述第一幅值为上述相位补偿电路输出的信号的幅值，上述第二幅值为上述目标延时信号线未输入至上述相位补偿电路的信号的幅值；根据上述第一幅值和第二幅值，确定上述第二幅值相对于上述第一幅值的减少量；根据上述减少量，确定幅度恢复电路的放大倍数；上述步骤中，根据上述相位补偿电路输出的信号幅值与未输入至相位补偿电路的信号幅值的差值，确定幅度恢复电路和放大倍数，其中，放大倍数一般是指电压放大倍数，即输出电压与输入电压的比值。
57.本技术的幅度恢复电路可以为现有技术中任何可以实现幅度恢复功能的电路，例如，可以为滞回比较电路和放大器电路中的至少一种，其中，滞回比较电路的特点是当输入电压逐渐增大或者减小时，有两个不同的阈值，其传输特性具有滞回曲线的形状，如图6所示，其中，u是接收端的接收电压幅值；放大器电路通过电源获取能量，使输出信号的波形与输入信号的波形保持一致，但增加振幅，使输出信号比输入信号更大；通常情况下，采用滞回比较电路，因为其输出波形上升沿下降沿较为陡峭，电压幅值更稳定。
58.为了消除上述相位补偿电路对于高速信号传输速率的影响，在本技术的一种实施例中，包括上述步骤s101至s103的基础上，该方法还包括：确定相位补偿电路对应的第一π型匹配电路40，如图7所示。第一π型匹配电路包括π型lc匹配电路和π型rc匹配电路，由于电
感对交流电阻抗大，对直流电阻抗小，即可以提高滤波效果又不降低输出电压，因此采用π型lc匹配电路。
59.另一种实施例中，为了消除上述幅度恢复电路对于高速信号传输速率的影响，包括上述步骤s101至s103的基础上，该方法还包括：确定幅度恢复电路对应的第二π型匹配电路60，如图7所示。第二π型匹配电路包括π型lc匹配电路和π型rc匹配电路，由于电感对交流电阻抗大，对直流电阻抗小，即可以提高滤波效果又不降低输出电压，因此采用π型lc匹配电路。以一路目标延时信号线为例，可以形成信号发射端10-特性电阻20-相位补偿电路30-第一π型匹配电路40-幅度恢复电路50-第二π型匹配电路60-信号接收端70依次相连的时序补偿系统，如图7所示，此外，该部分电路也可以集成在信号接收端芯片内，并通过寄存器设置时序调整，也可以在此基础上实现信号双向传输。
60.数据信号线对应的信号的采样时间为时钟信号的边沿的中心对应的时间，理想情况下，并行总线内的信号可以同时到达信号接收端，时钟信号的中心对应的时间和数据信号的高电平起始对应的时间的差值为δt，如图8所示，其中，数据信号为数据信号线传输的信号，时钟信号为时钟信号线传输的信号。而在实际应用中，由于信号线不等长等原因，导致并行总线内的信号无法同时到达信号接收端，因此，对信号线的信号进行时序调整，使目标信号线内的信号及其他信号，尽可能的同时到达信号接收端，无限接近于理想情况，使得如图9所示，其中η为小于1的差异系数，f为并行总线的时钟频率。
61.需要说明的是，在附图的流程图示出的步骤可以在诸如一组计算机可执行指令的计算机系统中执行，并且，虽然在流程图中示出了逻辑顺序，但是在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤。
62.本技术实施例还提供了一种并行总线时序补偿装置，需要说明的是，本技术实施例的并行总线时序补偿装置可以用于执行本技术实施例所提供的用于并行总线时序补偿方法。以下对本技术实施例提供的并行总线时序补偿装置进行介绍。
63.图10是根据本技术实施例的并行总线时序补偿装置的示意图。如图10所示，该装置包括：
64.获取单元100，用于获取目标延时信号线的长度以及最长并行总线的长度，其中，上述最长并行总线为多个并行总线中最长的上述并行总线，多个上述并行总线包括数据信号线和时钟信号线；
65.上述的目标延时信号线是指需要进行信号延时的信号线且不是并行总线中最长的信号线，该目标延时信号线既可以是数据信号线也可以是时钟信号线；在并行总线数据信号传输过程中，按照时钟信号线内的时钟来收发信号，数据信号线与时钟信号线可能等长也可能不等长。
66.第一确定单元200，用于根据上述最长并行总线的长度、目标延时信号线的长度和信号传输速度，确定上述目标延时信号线对应的延时时间，上述信号传输速度为信号在上述目标延时信号线的传输速度；
67.在实际信号传输的过程中，信号线越长，信号到达信号接收端的时间越迟，因此并行总线中最长信号线内的信号最晚到达信号接收端，并行总线内除最长信号线以外的其他信号线内的信号都会比最长信号线内的信号更早到达信号接收端，因此，需要对这些信号线进行延时，再根据信号传输速度，易确定目标延时信号线对应的延时时间。
68.第二确定单元300，用于根据上述延时时间，确定上述目标延时信号线的相位补偿电路，上述相位补偿电路用于对上述目标延时信号线进行相位补偿，在相位补偿后，上述目标延时信号线的信号到达信号接收端的时间与上述最长并行总线到达上述接收端的时间的差值为第一时间差值，在相位补偿前，上述目标延时信号线的信号到达信号接收端的时间与上述最长并行总线到达上述接收端的时间的差值为第二时间差值，上述第一时间差值小于上述第二时间差值。
69.上述相位补偿电路通过缩小目标延时信号与预定信号线内的信号到达接收端的时间差值，实现对目标延时信号线内信号的相位补偿。
70.上述并行总线时序补偿装置，通过获取目标延时信号线、并行总线中最长的信号线与信号传输速度确定延时时间，进而确定相位补偿电路，可以缩小目标延时信号与预定信号线内信号到达接收端的时间差值，可以实现对目标延时信号线内信号的相位补偿，使得并行总线内各信号到达的时间的差值减小，从而解决了现有技术中因布线不等长带来的信号相位不同步的问题。
71.本技术的一种具体实施例中，在包括上述获取单元、第一确定单元和第二确定单元的基础上，还对具体上述第一确定单元进行细化，该单元还用于：根据公式计算上述目标延时信号线对应的延时时间，其中，δt为上述目标延时信号线对应的延时时间，l
max
为上述最长并行总线的长度，l为上述目标延时信号线的长度，v为上述信号传输速度，该实施例中，认为最长信号线和目标延时信号线内的信号传输速度是相同的，即认为上述信号传输速度是信号在数据信号线或时钟信号线上的传输速度，二者信号传输速度相同，因此，其可以简单高效地确定出延时时间。
72.当然，在实际的应用中，最长的信号线和目标延时信号线的传输速度可能不相同，这时，应该根据公式计算对应的延时时间，其中，v1为最长信号线的信号传输速度，v2为目标延时信号线的信号传输速度。
73.另外，由于实际的信号传输速率和理想的传输速率可能存在差异，所以上述的计算过程中，可以根据理想的传输速率和实际的传输速率之间的差异来确定对应的一个差异系数k1，根据公式计算对应的延时时间。
74.为了更加准确地确定相位补偿电路中元件的阻抗值，本技术的一种具体实施例中，在包括上述获取单元、第一确定单元和第二确定单元的基础上，还对上述第一确定单元进行细化，具体地，上述第一确定单元包括第一确定模块和第二确定模块，其中，第一确定模块用于根据上述延时时间，确定上述目标延时信号线的相位补偿电路对应的传递函数；第二确定模块用于根据上述传递函数确定上述相位补偿电路中具体元件的阻抗值。
75.在实际的应用中，可以先确定待使用的相位补偿电路的具体结构，之后，根据具体的结构和对应的传递函数，确定各元件的阻抗值，从而可以确定该相位补偿结构的具体结构参数。具体地，相位补偿电路可以为现有技术中任何可以实现延时功能的电路，具体可以为rc延时电路、555构成的长延时电路、晶体管延时电路，通过改变各电路中的各个元器件的参数实现不同程度的延时，其中rc延时电路是通过r或c的大小来调整电路延时时间；555构成的长延时电路通过在引脚5串联一个二极管，使得引脚6的电位升高到引脚5的电位，具
有了更长时间的定时，实现了延时；晶体管延时电路的晶体三极管复合后与电容c共同组成了延时电路，其中rc电路是比较简单且常用的延时电路。
76.本技术的一种具体实施例中，在细化了第一确定单元的基础上，还对第一确定模块进行细化，上述第一确定模块还用于：根据公式确定上述传递函数，其中，g(s)为上述目标延时信号线的延时部分的传递函数，δt为上述目标延时信号线对应的延时时间，s为拉普拉斯变换的算子。该实施例中，可以通过将延时部分的传递函数近似为一个惯性环节，则有公式利用该公式以及时时间确定相位补偿电路对应的传递函数。
77.当然，本技术的上述确定传递函数的公式也并不限于上述的公式，根据实际的情况，上述传递函数计算的公式可能会有相应地微调整，具体表现为该公式会有微调系数，例如，整体的一个微调系数为k2，则具体的传递函数为当然，还可以有局部的微调系数k3，具体的传递函数为当然，也并不限于这两种方式，还可能有其他的形式。具体应用中，本领域技术人员可以根据实际情况来调整。
78.为了更准确地确定具体原件的阻抗值，本技术的另一种实施例中，在细化了第一确定单元的基础上，还对第二确定模块进行细化，上述第二确定模块包括第一确定子模块和第二确定子模块，其中，第一确定子模块用于确定上述相位补偿电路的元件；第二确定子模块用于根据上述传递函数和对应的元件类型，确定上述具体元件的阻抗值；
79.正如前文所说的，实际应用中，相位补偿电路可以有多种形式，具体本领域技术人员可以根据实际需求来确定对应的电路形式，比如rc延时电路、555构成的长延时电路或晶体管延时电路(当然，实际上现有技术还有其他的电路，本技术中就不再一一赘述了)。为了简化相位补偿电路且同时达到良好的相位补偿效果，本技术的一种实施例中，在细化了第一确定单元的基础上，还对第二确定模块进行细化，仅采用单个的电容来进行相位延时，即该相位补偿电路30仅由一个电容构成，如图2所示，图2不仅示出了相位补偿电路，还示出了特性电阻20，该特性电阻20实际上就是发射端10和接收端70之间的传输线对应的电阻。上述第二确定模块还用于：确定上述相位补偿电路的元件为电容，根据上述传递函数和对应的元件类型，确定上述具体元件的阻抗值；根据公式确定上述电容的阻抗值，其中，g(s)为上述相位补偿电路的传递函数，c为上述电容，rz为目标延时信号线的特性阻抗，s为拉普拉斯变换的算子。
80.在实际应用中，由于信号线的长度不同，需要延时的时间各不相同，电容c的阻抗值也不相同，因此，如图3所示，可以将相位补偿电路30中的电容调整为可变电容。
81.在实际应用过程中，上述相位补偿电路输出的信号幅值可能会出现低于未输入至相位补偿电路的信号幅值的情况，如图4所示，理想的滞后环节(虚线表示)与惯性环节(实线表示)的单位阶跃响应，可以看出用惯性环节来模拟滞后环节时，在t0处惯性环节的输出电压会低于滞后缓解电压，在t1处惯性环节的输出电压也会低于滞后电压。因此，可以在相
位补偿电路后设计加入幅度恢复电路，实现对幅值的恢复，整体的原理示意图如图5所示，相位各异的信号线经过相位补偿电路30和幅度恢复电路50后可以得到相位相同的数据信号。具体地，为了进行幅度恢复，包括上述获取单元、第一确定单元和第二确定单元的基础上，上述单元还包括获取模块、第三确定模块和第四确定模块，其中获取模块用于获取第一幅值和第二幅值，上述第一幅值为上述相位补偿电路输出的信号的幅值，上述第二幅值为上述目标延时信号线未输入至上述相位补偿电路的信号的幅值；第三确定模块用于根据上述第一幅值和第二幅值，确定上述第二幅值相对于上述第一幅值的减少量；第四确定模块用于根据上述减少量，确定幅度恢复电路的放大倍数；上述模块中，根据上述相位补偿电路输出的信号幅值与未输入至相位补偿电路的信号幅值的差值，确定幅度恢复电路和放大倍数，其中，放大倍数一般是指电压放大倍数，即输出电压与输入电压的比值。
82.本技术的幅度恢复电路可以为现有技术中任何可以实现幅度恢复功能的电路，例如，可以为滞回比较电路和放大器电路中的至少一种，其中，滞回比较电路的特点是当输入电压逐渐增大或者减小时，有两个不同的阈值，其传输特性具有滞回曲线的形状，如图6所示，其中，u是接收端的接收电压幅值；放大器电路通过电源获取能量，使输出信号的波形与输入信号的波形保持一致，但增加振幅，使输出信号比输入信号更大；通常情况下，采用滞回比较电路，因为其输出波形上升沿下降沿较为陡峭，电压幅值更稳定。
83.为了消除上述相位补偿电路对于高速信号传输速率的影响，本技术的在一种实施例中，包括上述获取单元、第一确定单元和第二确定单元的基础上，该单元还用于：确定相位补偿电路对应的第一π型匹配电路40，如图7所示。第一π型匹配电路包括π型lc匹配电路和π型rc匹配电路，由于电感对交流电阻抗大，对直流电阻抗小，即可以提高滤波效果又不降低输出电压，因此采用π型lc匹配电路。
84.另一种实施例中，为了消除上述幅度恢复电路对于高速信号传输速率的影响，包括上述获取单元、第一确定单元和第二确定单元的基础上，该单元还用于：确定幅度恢复电路对应的第二π型匹配电路40，如图7所示。第二π型匹配电路包括π型lc匹配电路和π型rc匹配电路，由于电感对交流电阻抗大，对直流电阻抗小，即可以提高滤波效果又不降低输出电压，因此采用π型lc匹配电路。
85.以一路目标延时信号线为例，可以形成信号发射端10-特性电阻20-相位补偿电路30-第一π型匹配电路40-幅度恢复电路50-第二π型匹配电路60-信号接收端70依次相连的时序补偿系统，如图7所示，此外，该部分电路也可以集成在信号接收端芯片内，并通过寄存器设置时序调整，也可以在此基础上实现信号双向传输。
86.数据信号线对应的信号的采样时间为时钟信号的边沿的中心对应的时间，理想情况下，并行总线内的信号可以同时到达信号接收端，时钟信号的中心对应的时间和数据信号的高电平起始对应的时间的差值为δt，如图8所示，其中，数据信号为数据信号线传输的信号，时钟信号为时钟信号线传输的信号。而在实际应用中，由于信号线不等长等原因，导致并行总线内的信号无法同时到达信号接收端，因此，对信号线的信号进行时序调整，使目标信号线内的信号及其他信号，尽可能的同时到达信号接收端，无限接近于理想情况，使得如图9所示，其中η为小于1的差异系数，f为并行总线的时钟频率。
87.上述并行总线时序补偿装置包括处理器和存储器，上述获取单元、第一确定单元和第二确定单元等均作为程序单元存储在存储器中，由处理器执行存储在存储器中的上述
程序单元来实现相应的功能。
88.处理器中包含内核，由内核去存储器中调取相应的程序单元。内核可以设置一个或以上，通过调整内核参数来实现并行总线的时需补偿。
89.存储器可能包括计算机可读介质中的非永久性存储器，随机存取存储器(ram)和/或非易失性内存等形式，如只读存储器(rom)或闪存(flash ram)，存储器包括至少一个存储芯片。
90.本发明实施例提供了一种存储介质，其上存储有程序，该程序被处理器执行时实现上述并行总线时序补偿方法。
91.本发明实施例提供了一种处理器，上述处理器用于运行程序，其中，上述程序运行时执行上述并行总线时序补偿方法。
92.本发明实施例提供了一种设备，设备包括处理器、存储器及存储在存储器上并可在处理器上运行的程序，处理器执行程序时实现至少以下步骤：
93.步骤s101，获取目标延时信号线的长度以及多个并行总线中最长的上述并行总线的长度，多个上述并行总线包括数据信号线和时钟信号线；
94.步骤s102，根据上述并行总线中最长的上述并行总线的长度、目标延时信号线的长度和信号传输速度，确定上述目标延时信号线对应的延时时间，上述信号传输速度为信号在上述目标延时信号线的传输速度；
95.步骤s103，根据上述延时时间，确定上述目标延时信号线的相位补偿电路，上述相位补偿电路用于对上述目标延时信号线进行相位补偿，在相位补偿后，上述目标延时信号线的信号到达信号接收端的时间与预定信号线到达上述接收端的时间的差值为第一时间差值，在相位补偿前，上述目标延时信号线的信号到达信号接收端的时间与上述预定信号线到达上述接收端的时间的差值为第二时间差值，上述第一时间差值小于上述第二时间差值，上述预定信号线为多个上述并行总线中除上述目标延时信号线之外的一个信号线。
96.本文中的设备可以是服务器、pc、pad、手机等。
97.本技术还提供了一种计算机程序产品，当在数据处理设备上执行时，适于执行初始化有至少如下方法步骤的程序：
98.步骤s101，获取目标延时信号线的长度以及多个并行总线中最长的上述并行总线的长度，多个上述并行总线包括数据信号线和时钟信号线；
99.步骤s102，根据上述并行总线中最长的上述并行总线的长度、目标延时信号线的长度和信号传输速度，确定上述目标延时信号线对应的延时时间，上述信号传输速度为信号在上述目标延时信号线的传输速度；
100.步骤s103，根据上述延时时间，确定上述目标延时信号线的相位补偿电路，上述相位补偿电路用于对上述目标延时信号线进行相位补偿，在相位补偿后，上述目标延时信号线的信号到达信号接收端的时间与预定信号线到达上述接收端的时间的差值为第一时间差值，在相位补偿前，上述目标延时信号线的信号到达信号接收端的时间与上述预定信号线到达上述接收端的时间的差值为第二时间差值，上述第一时间差值小于上述第二时间差值，上述预定信号线为多个上述并行总线中除上述目标延时信号线之外的一个信号线。
101.在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
102.在本技术所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的装置实施例仅仅是示意性的，例如上述单元的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
103.上述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
104.另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
105.上述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本发明各个实施例上述方法的全部或部分步骤。而前述的存储介质包括：u盘、只读存储器(rom，read-only memory)、随机存取存储器(ram，random access memory)、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
106.从以上的描述中，可以看出，本技术上述的实施例实现了如下技术效果：
107.1)、本技术的并行总线时序补偿方法中，首先，获取目标延时信号线的长度以及多个并行总线中最长的并行总线的长度，然后根据并行总线中最长的并行总线的长度、目标延时信号线的长度和信号传输速度，确定目标延时信号线对应的延时时间，信号传输速度为信号在目标延时信号线的传输速度，最后，根据延时时间，确定目标延时信号线的相位补偿电路。达到了减小目标延时信号线与预定信号线到达信号接收端的时间差值的目的，从而实现了对并行总线进行时序补偿的技术效果。
108.2)、本技术的并行总线时序补偿装置，获取单元获取目标延时信号线的长度以及多个并行总线中最长的上述并行总线的长度，第一确定单元根据上述并行总线中最长的上述并行总线的长度、目标延时信号线的长度和信号传输速度，确定上述目标延时信号线对应的延时时间，第二确定单元根据上述延时时间，确定上述目标延时信号线的相位补偿电路。达到了减小目标延时信号线与预定信号线到达信号接收端的时间差值的目的，从而实现了对并行总线进行时序补偿的技术效果。
109.以上所述仅为本技术的优选实施例而已，并不用于限制本技术，对于本领域的技术人员来说，本技术可以有各种更改和变化。凡在本技术的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本技术的保护范围之内。