半导体结构及其形成方法与流程

1.本公开实施例涉及半导体技术领域，特别涉及半导体结构及其形成方法。


背景技术：

2.随着动态存储器的集成密度朝着更高的方向发展，对动态存储器阵列结构中晶体管的排布方式以及晶体管尺寸产生了更高的要求。全环绕栅极晶体管结构作为动态存储器中的晶体管时，可在给定工艺条件下可获得较小的图案尺寸，有利于增加动态存储器的集成密度。
3.在对动态存储器结构的排布方式以及如何缩小动态存储器结构的尺寸进行研究的同时，也需要提高小尺寸的动态存储器的电学性能。具体的，动态存储器的字线驱动晶体管导通的过程中，字线对距离字线较远的部分沟道区的驱动能力较差，进而对半导体结构的性能产生了影响。


技术实现要素：

4.本公开实施例提供的半导体结构及其形成方法，至少有利于提高半导体结构的电学性能。
5.本公开实施例一方面提供一种半导体结构，包括：基底；位于基底上的多个间隔排布的半导体柱，半导体柱包括沿第一方向依次分布的第一掺杂区、沟道区以及第二掺杂区，半导体柱具有中空区，且至少沟道区环绕中空区；沿第二方向延伸的位线，位线与沿第二方向排布的多个半导体柱的第一掺杂区相接触；沿第三方向延伸的字线，字线环绕沿第三方向排布的多个半导体柱的沟道区。
6.在一些实施中，在垂直于第一方向的剖面上，中空区的剖面面积为第一面积，中空区与沟道区的剖面面积之和为第二面积，第一面积与第二面积的比值为1：3～5：6。
7.在一些实施中，在沿第一掺杂区指向第二掺杂区的方向上，中空区贯穿半导体柱，且第一掺杂区以及第二掺杂区均环绕中空区。
8.在一些实施中，还包括：绝缘层，绝缘层填充满中空区；或者，绝缘层位于部分中空区内，且绝缘层与半导体柱围成空气间隙。
9.在一些实施中，还包括：绝缘层，绝缘层位于部分中空区内，且绝缘层至少位于第二掺杂区朝向中空区的内壁，绝缘层以外的中空区为空气间隙。
10.在一些实施中，绝缘层还位于第一掺杂区朝向中空区的内壁，以及位于沟道区朝向中空区的内壁。
11.在一些实施中，绝缘层还封堵中空区邻近第二掺杂区的端部区域；和/或，绝缘层还封堵中空区邻近第一掺杂区的端部区域。
12.在一些实施中，还包括：绝缘层，绝缘层至少封堵中空区邻近第二掺杂区的端部区域，且绝缘层位于部分中空区内，且绝缘层以外的中空区为空气间隙。
13.在一些实施中，还包括，电容，电容与第二掺杂区电连接，且电容位于绝缘层远离
第一掺杂区的表面。
14.在一些实施中，第一方向为垂直于基底表面的方向。
15.在一些实施中，还包括：半导体层，半导体层位于基底表面且沿第二方向延伸，半导体层与沿第二方向排布的半导体柱邻近基底表面的外壁相连接。
16.在一些实施中，半导体柱与半导体层为一体成型结构。
17.在一些实施中，位线还位于半导体层表面，且位线环绕半导体柱的部分第一掺杂区。
18.相应的，本公开实施例另一方面还提供了半导体结构的形成方法，包括，提供基底；形成位于基底上的多个间隔排布的半导体柱，半导体柱包括沿第一方向依次分布的第一掺杂区、沟道区以及第二掺杂区，半导体柱具有中空区，且至少沟道区环绕中空区；形成沿第二方向延伸的位线，位线与沿第二方向排布的多个半导体柱的第一掺杂区相接触；形成沿第三方向延伸的字线，字线环绕沿第三方向排布的多个半导体柱的沟道区。
19.在一些实施中，第一方向为垂直于基底表面的方向，在沿第一掺杂区指向第二掺杂区的方向上，中空区贯穿半导体柱，且第一掺杂区以及第二掺杂区均环绕中空区，形成半导体柱包括：在基底上形成多个间隔排布且沿第一方向延伸的牺牲结构；在牺牲结构表面形成半导体膜；去除远离基底的牺牲结构顶面的半导体膜，牺牲结构侧面的半导体膜作为半导体柱；去除牺牲结构，以形成中空区。
20.在一些实施中，形成位线包括：去除牺牲结构前，形成位于半导体柱的部分第一掺杂区侧壁之间的位线层；去除部分位线层，形成多条沿第二方向延伸且相互独立的位线。
21.在一些实施中，在牺牲结构表面形成半导体膜，还包括：在牺牲结构以外的基底上形成半导体膜，牺牲结构以外的基底上的半导体膜作为初始半导体层；位线层还位于初始半导体层上，去除部分位线层还包括：去除部分位线层底部的初始半导体层，形成沿第二方向延伸的半导体层，半导体层与沿第二方向排布的半导体柱邻近基底表面的外壁相连接。
22.在一些实施中，还包括：在中空区内形成绝缘层，绝缘层至少封堵中空区远离基底的顶部区域，且绝缘层位于部分中空区内，且绝缘层以外的中空区为空气间隙。
23.在一些实施中，还包括：形成电容，电容与第二掺杂区电连接，且电容位于绝缘层远离基底的顶面。
24.本公开实施例提供的技术方案至少具有以下优点：
25.上述技术方案中，基底上的半导体柱用于形成晶体管的半导体通道，半导体柱包括沿远离基底表面方向依次分布的第一掺杂区、沟道区和第二掺杂区，其中，半导体柱的沟道区用于形成晶体管半导体通道中的导电通道，沿第三方向延伸的字线环绕半导体柱的沟道区，用于驱动晶体管的沟道区形成导电通道，半导体柱具有中空区，且至少半导体柱的沟道区环绕中空区设置，如此，将沟道区距离字线的距离控制在较小的范围内，避免了距离字线较远的部分沟道区不受字线控制，有利于促进字线控制沟道区导通过程中耗尽层的形成，以及有利于增大晶体管的开关电流比，进而有利于提高半导体结构的电学性能。
附图说明
26.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地
说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
27.图1为本公开实施例提供的一种半导体结构在第一方向的剖视图；
28.图2为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
29.图3为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
30.图4为本公开实施例提供的一种半导体结构的结构示意图；
31.图5为本公开实施例提供的又一种半导体结构在第一方向的剖视图；
32.图6为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
33.图7为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
34.图8为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
35.图9为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
36.图10为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
37.图11为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
38.图12为本公开实施例提供的另一种半导体结构在第一方向的剖视图；
39.图13至图18为本公开实施例提供的半导体结构的形成方法的各步骤示意图。
具体实施方式
40.由背景技术可知，动态存储器的字线驱动晶体管导通的过程中，字线对距离字线较远的部分沟道区的驱动能力较差，进而对半导体结构的性能产生了影响。
41.经过分析发现，通过缩小形成半导体通道的半导体柱的尺寸，可以避免部分沟道区距离字线较远的问题，但形成尺寸较小的半导体柱不仅会导致工艺难度增加，还可能造成晶体管电学性能的改变。
42.为解决上述问题，本公开实施例提供了一种半导体结构及其形成方法，半导体结构包括：沿远离基底表面方向依次分布的第一掺杂区、沟道区和第二掺杂区，其中，半导体柱的沟道区用于形成晶体管半导体通道中的导电通道，沿第三方向延伸的字线环绕半导体柱的沟道区，用于驱动晶体管的沟道区形成导电通道，半导体柱具有中空区，且至少半导体柱的沟道区环绕中空区设置，如此，一方面，有利于将沟道区距离字线的距离控制在较小的范围内，避免距离字线较远的部分沟道区不受字线的控制，促进字线控制沟道区导通过程中耗尽层的形成，增大了晶体管的开关电流比，提高了半导体结构的电学性能；另一方面，设置具有中空区的半导体柱，即可避免通过缩小半导体柱的尺寸解决字线驱动沟道区能力较差的问题，有利于降低半导体结构的制造难度。
43.下面将结合附图对本公开各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开实施例而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开实施例所要求保护的技术方案。
44.图1为本公开实施例提供的一种半导体结构在第一方向的剖视图；图2为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图3为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图4为本公开实施例提供的一种半导体结构的结构示意图；
图5为本公开实施例提供的又一种半导体结构在第一方向的剖视图；图6为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图7为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图8为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图9为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图10为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图11为本公开实施例提供的另一种半导体结构在第一方向的剖视图；图12为本公开实施例提供的另一种半导体结构在第一方向的剖视图。
45.参考图1、图4和图5，半导体结构包括：基底100；位于基底100上的多个间隔排布的半导体柱110，半导体柱110包括沿第一方向z依次分布的第一掺杂区i、沟道区ii以及第二掺杂区iii，半导体柱110具有中空区111，且至少沟道区ii环绕中空区111；沿第二方向x延伸的位线120，位线120与沿第二方向x排布的多个半导体柱110的第一掺杂区i相接触；沿第三方向y延伸的字线130，字线130环绕沿第三方向y排布的多个半导体柱110的沟道区ii。其中，半导体柱110的沟道区ii用于形成半导体通道中的导电通道，沿第三方向y延伸的字线130环绕沟道区ii的半导体柱110，用于驱动晶体管的沟道区ii形成导电通道，半导体柱110具有中空区111，且至少半导体柱110的沟道区ii环绕中空区111设置，如此，不仅将沟道区ii距离字线130的距离控制在了较小的范围内，促进了字线130控制沟道区ii导通过程中耗尽层的形成，增大了晶体管的开关电流比，提高了半导体结构的电学性能；还利用有中空区111的半导体柱110，避免通过缩小半导体柱110的尺寸解决字线130驱动沟道区ii能力较差的问题，降低了半导体柱的制造难度。
46.基底100的材料为半导体材料，在一些实施例中，基底100的材料为硅。在另一些实施例中，基底100可以为锗基底、锗硅基底、碳化硅基底或者绝缘体上的硅基底。
47.半导体柱110为晶体管的半导体通道，在一些实施例中，晶体管可以为全环绕栅极晶体管，全环绕栅极晶体管可在给定的工艺条件下可获得最小的图案尺寸，有利于提高半导体结构的集成密度。半导体柱110的材料为半导体材料，在一些实施例中，半导体柱110的材料可以为硅。
48.在一些实施例中，基底100可以包括在第一方向依次堆叠的第一基底层104和第二基底层103。第一基底层104的材料可以为硅，第二基底层103的材料可以为锗化硅。
49.在一些实施例中，半导体柱110为圆柱状结构，如此，有利于避免半导体柱110的外侧壁出现尖端放电现象。
50.参考图4，在一些实施中，第一方向z为垂直于基底100表面的方向。即半导体柱110的延伸方向可以为垂直于基底100表面的方向，将用于形成半导体通道的半导体柱110的延伸方向设置为垂直于基底100表面的方向，有利于通过图形化的方式简易的制备得到半导体柱110，有利于降低半导体结构的制造难度。可以理解的是，在另一些实施例中，第一方向z也可以为其他方向，例如平行于基底100表面的方向。
51.参考图4，半导体柱110沿第一方向z依次分布的第一掺杂区i、沟道区ii和第二掺杂区iii中，第一掺杂区i和第二掺杂区iii用于形成晶体管的源极和漏极，半导体柱110的沟道区ii用于形成晶体管的导电通道。第一掺杂区i和第二掺杂区iii为掺杂区，在一些实施例中，掺杂区中的掺杂离子类型可以与沟道区ii中的掺杂离子的类型不同。具体地，在一个例子中，掺杂区中的掺杂离子可以为n型离子，沟道区ii中的掺杂离子可以为p型离子，p
型离子可以是硼离子、铟离子或者镓离子中的至少一种，n型离子可以是砷离子、磷离子或者锑离子中的至少一种。在另一个例子中，掺杂区中的掺杂离子可以为p型离子，沟道区ii中的掺杂离子可以为n型离子。在另一些实施例中，掺杂区中的掺杂离子类型也可以与沟道区ii中的掺杂离子类型相同，即半导体柱110可以用于形成无结场效应晶体管。
52.并且，以第一方向z为垂直于基底100表面的方向为例，基底100上半导体柱110的排布方式可以为阵列排布，半导体柱110中行的排列方向为第二方向x，列的排列方向为第三方向y，第二方向x与第三方向y不同。需要说明的是，“行”和“列”的定义是相对的，即也可以将列的排列方向定义为第二方向x，以及将行的排列方向定义为第三方向y。
53.参考图4，字线130沿第三方向y延伸，且环绕半导体柱110的沟道区ii。具体的，每条字线130可环绕沿第三方向y排布的一列半导体柱110的沟道区ii。字线130作为晶体管的栅极，用于基于控制信号导通沟道区ii，实现源极与漏极之间载流子的传输。其中，字线130的材料为导电材料，在一些例子中，字线130的材料可以包括多晶硅、钨、钼、钛、钴或者钌中的至少一者。
54.参考图4，半导体结构还包括：栅介质层140，栅介质层140环绕半导体柱110的沟道区ii，且位于字线130与半导体柱110之间。栅介质层140用于实现字线130驱动晶体管的源极与晶体管的漏极导通。在一些实施例中，栅介质层140的材料可以为氧化硅，采用热氧工艺在材料为硅的半导体柱110上形成氧化硅的工艺成熟，有利于降低栅介质层140的制备难度。在另一些实施例中，栅介质层140的材料也可以为氮化硅或者氮氧化硅。
55.参考图1、图4或图5，半导体结构中的半导体柱110具有中空区111，中空区111可以为不具有半导体柱材料的空隙或孔洞。
56.参考图4，在一些实施中，在垂直于第一方向z的剖面上，中空区111的剖面形状包括圆形。如此，半导体柱110朝向中空区111的内壁为光滑的内壁，有利于避免半导体柱110朝向中空区111的内壁出现尖端放电现象，进而有利于提高半导体结构的电学性能。在另一些实施例中，在垂直于第一方向z的剖面上，中空区111的剖面形状也可以为椭圆形或其他不规则形状。
57.参考图1或图4，在一些实施例中，半导体柱110为圆柱状结构，中空区111可以位于半导体柱110沟道区ii中心的轴向区域，且在垂直于第一方向z的剖面上，中空区111剖出的圆形大小相同，即中空区111为圆柱状区域，另外，中空区111外侧的沟道区ii的厚度相同，如此，有利于保证字线130所驱动的沟道区ii的形貌均匀，形貌均匀的沟道区ii有利于提高半导体结构的电学性能。
58.参考图4，在一些实施中，在沿第一掺杂区i指向第二掺杂区iii的方向上，中空区111贯穿半导体柱110，且第一掺杂区i以及第二掺杂区iii均环绕中空区111。如此，保证第一掺杂区i和第二掺杂区iii在第一方向z具有相连接的连续的沟道区ii，保证了第一掺杂区i与第二掺杂区iii之间具有连续的载流子传输通道，进而有利于促进第一掺杂区i与第二掺杂区iii之间载流子的传输。
59.在一些实施例中，参考图4，在垂直于第一方向z的剖面上，第一掺杂区i环绕的中空区111的剖面形状以及第二掺杂区iii环绕的中空的剖面形状相同，且还与沟道区ii环绕的中空区111的剖面形状相同，如此，不仅有利于保证第一掺杂区i和第二掺杂区iii在第一方向z具有相连接的连续的沟道区ii，在垂直于第一方向z的剖面上形状相同的中空区111，
还可利用同种工艺且同时制备形成，有利于降低中空区111的制备难度。
60.在一些实施中，在垂直于第一方向z的剖面上，中空区111的剖面面积为第一面积，中空区111与沟道区ii的剖面面积之和为第二面积，第一面积与第二面积的比值为1：3～5：6。例如，第一面积与第二面积的比值可以为1：3、2：3或1：2。第一面积与第二面积的比值过小，会导致环绕中空区111的半导体柱110的厚度过薄，厚度过薄的半导体柱110具有较差的结构稳定性；第一面积与第二面积的比值过大，可能导致邻近中空区111的部分沟道区ii与字线130之间的间隔距离过大，对字线130驱动沟道区ii的导通造成影响，因此，将第一面积与第二面积的比值设置为1：3～5：6，不仅有利于保证半导体结构具有较高结构稳定性，还有利于避免远离字线130的部分沟道区ii与字线130之间的间隔距离过大，有利于提高半导体结构的电学性能。
61.参考图2和图6，在一些实施中，半导体结构还包括：绝缘层113，绝缘层113填充满中空区111。如此，避免了具有中空区111的半导体柱110在外力的作用下发生形变，有利于提高半导体结构的结构稳定性。
62.在一些实施例中，参考图3和图10，绝缘层113位于部分中空区111内，且绝缘层113与半导体柱110围成空气间隙114，其中，绝缘层113有利于保证半导体柱110具有较高的结构稳定性，空气间隙114有利于促进半导体结构散热。并且，空气间隙114的介电常数较低，有利于降低半导体结构的寄生电容，进而有利于提高半导体结构的电学性能。
63.另外，绝缘层113为绝缘材料，在一些实施例中，绝缘层113的材料可以为硬度较大且具有较佳支撑性的氮化硅。在另一些实施例中，绝缘层113的材料也可以为氧化硅、氮氧化硅或高k介质材料等绝缘材料。
64.在一些实施中，中空区111贯穿半导体柱110，且第一掺杂区i以及第二掺杂区iii均环绕中空区111，绝缘层113位于部分中空区111内，且绝缘层113至少位于第二掺杂区iii朝向中空区111的内壁，绝缘层113以外的中空区111为空气间隙114。位于第二掺杂区iii内壁的绝缘层113，有利于对位于远离沟道区ii的第二掺杂区iii一端的结构提供支撑，避免中空区111开口过大导致的位于第二掺杂区iii一端结构失去支撑发生脱落，以及避免形成后续结构的过程中，具有导电性的杂质进入中空区111，有利于避免晶体管失效。
65.在一些实施中，参考图7，绝缘层113还位于第一掺杂区i朝向中空区111的内壁，以及位于沟道区ii朝向中空区111的内壁。位于第一掺杂区i内壁的绝缘层113为位于沟道区ii内壁的绝缘层113提供支撑，进而为位于第二掺杂区iii内壁的绝缘层113提供支撑，如此，有利于避免第二掺杂区iii内壁的绝缘层113脱落。
66.在一些实施中，参考图8，绝缘层113还封堵中空区111邻近第二掺杂区iii的端部区域，如此，有利于为位于第二掺杂区iii端部的结构提供更加稳定的支撑，以及有利于避免杂质进入中空区111，对中空区111提供良好的保护。
67.在一些实施例中，参考图9，绝缘层113还封堵中空区111邻近第一掺杂区i的端部区域。在半导体柱110朝向中空区111的内壁上形成绝缘层113时，朝向中空区111的基底100上，也会形成一定厚度的绝缘层113，即位于中空区111邻近第一掺杂区i的端部区域的绝缘层113，保留位于朝向中空区111的基底100上的绝缘层113，有利于避免增加额外的去除工艺去除基底100上的绝缘层113，进而有利于降低半导体结构的制造难度。
68.在一些实施例中，参考图10，绝缘层113封堵中空区111邻近第一掺杂区i的端部区
域以及中空区111邻近第二掺杂区iii的端部区域。其中，封堵中空区111邻近第二掺杂区iii的端部区域的绝缘层113有利于对中空区111提供良好的保护，封堵中空区111邻近第一掺杂区i的端部区域的绝缘层113有利于避免增加额外的去除工艺去除基底100上的绝缘层113，进而有利于降低半导体结构的制造难度。
69.在一些实施中，参考图11和图12，绝缘层113至少封堵中空区111邻近第二掺杂区iii的端部区域，且绝缘层113位于部分中空区111内，绝缘层113以外的中空区111为空气间隙114。需要说明的是，当半导体柱110的尺寸较小时，远离基底100的中空区111的顶部开口也较小，在中空区111内填充满绝缘层113具有一定难度，因此，可以仅在远离基底100的中空区111的顶部开口处形成绝缘层113，如此，即保证了绝缘层113对中空区111具有一定的保护作用，以及保证了绝缘层113对后续形成的结构提供支撑，还有利于降低在中空区111内形成绝缘层113的难度。
70.在一些实施中，半导体结构还包括，电容(未示出)，电容与第二掺杂区iii电连接，且电容位于绝缘层113远离第一掺杂区i的表面。由于绝缘层113远离第一掺杂区i的表面为电容提供了一定的支撑，因此，使得电容具有较高的结构稳定性。
71.参考图1至图12，半导体结构还包括多条沿第二方向x延伸的位线120，每条位线120位于沿第二方向x排布的多个半导体柱110的部分第一掺杂区i之间，且与第一掺杂区i电连接，用于引出晶体管的源极或漏极，以及用于为晶体管的源极或漏极提供电信号。
72.另外，位线120的材料为导电材料，在一些实施例中，位线120的材料可以包括钨、钼、钛、钴或者钌中的至少一者。
73.在一些实施中，参考图1至图12，半导体结构还包括：半导体层112，半导体层112位于基底100表面且沿第二方向x延伸，半导体层112与沿第二方向x排布的半导体柱110邻近基底100表面的外壁相连接。半导体层112将沿第二方向x排布的半导体柱110的第一掺杂区i相互连接起来，有利于提高位线120向沿第二方向x排布的半导体柱110的第一掺杂区i提供控制信号的能力。
74.在一些实施中，半导体柱110与半导体层112为一体成型结构。在形成半导体柱110的同时，形成与半导体柱110一体成型的半导体层112，有利于降低半导体层112的制造难度。并且，相较于分体的半导体柱110以及半导体层112，一体成型的半导体柱110与半导体层112之间载流子的传输阻碍更小。
75.在一些实施中，参考图1至图12，位线120还位于半导体层112表面，且位线120环绕半导体柱110的部分第一掺杂区i。如此，增大了位线120与第一掺杂区i的接触面积，有利于促进位线120向第一掺杂区i传递控制信号的能力，进而有利于提高半导体结构的电学性能。
76.在一些实施例中，半导体结构还包括介质层150，介质层150填充相邻半导体柱110之间的区域、填充相邻字线130之间的区域以及填充相邻位线120之间的区域。其中，介质层150的材料为绝缘材料，在一些实施例中，介质层150的材料可以氧化硅或氮化硅中的至少一种。
77.上述实施例提供的半导体结构包括：远离基底100表面方向依次分布的第一掺杂区i、沟道区ii和第二掺杂区iii，其中，半导体柱110的沟道区ii用于形成晶体管的沟道区，沿第三方向y延伸的字线130环绕半导体柱110的沟道区ii，用于驱动晶体管的沟道区ii形
成导电通道，半导体柱110具有中空区111，且至少半导体柱110的沟道区ii环绕中空区111设置，如此，一方面，将沟道区ii距离字线130的距离控制在较小的范围内，避免了距离字线130较远的沟道区ii的中心部分不受字线130的控制，促进了字线130控制沟道区ii导通过程中耗尽层的形成，增大了晶体管的开关电流比；另一方面，避免了通过缩小半导体柱110的尺寸解决字线130驱动沟道区ii能力较差的问题，有利于降低半导体结构的制造难度。
78.本公开实施例另一方面还提供一种半导体结构的形成方法用于形成上述实施例所述的半导体结构，以下将结合附图对本公开实施例提供的半导体结构的形成方法进行详细说明。需要说明的是，与前述实施例相同或者相应的部分，可参考前述实施例的详细说明，以下将不做赘述。
79.图13至图18为本公开实施例提供的半导体结构的形成方法的各步骤示意图。
80.半导体结构的形成方法包括：参考图13至图15，提供基底100；形成位于基底100上的多个间隔排布的半导体柱110，半导体柱110包括沿第一方向z依次分布的第一掺杂区i、沟道区ii以及第二掺杂区iii，半导体柱110具有中空区111，且至少沟道区ii环绕中空区111。其中，中空区111的设置避免了距离字线130较远的沟道区ii不受字线130的控制，促进了字线130控制沟道区ii导通过程中耗尽层的形成，增大了晶体管的开关电流比，有利于提高半导体结构的电学性能。
81.在一些实施中，第一方向z可以为垂直于基底100表面的方向，在沿第一掺杂区i指向第二掺杂区iii的方向上，中空区111可以贯穿半导体柱110，且第一掺杂区i以及第二掺杂区iii均环绕中空区111，形成半导体柱110包括：参考图13至图14，在基底100上形成多个间隔排布且沿第一方向z延伸的牺牲结构101。将牺牲结构101作为形成半导体柱110的支撑，辅助形成半导体柱110，有利于降低形成半导体柱110的工艺难度。
82.具体的，利用牺牲结构101形成半导体柱110的步骤可以包括：
83.参考图13至图14，提供初始基底200；初始基底200可以包括在第一方向堆叠的初始第一基底层201和初始第二基底层202，在一些实施例中，初始第一基底层201可以为硅层，初始第二基底层202可以为锗化硅层，在初始第二基底层202上形成具有刻蚀窗口的掩膜层，刻蚀掩膜层露出的部分厚度的初始第二基底层202，以形成牺牲结构101，再去除掩膜层。其中，图形化初始第二基底层202形成牺牲结构101的方法，有利于简化形成牺牲结构101的工艺流程，以及有利于节约制备成本。
84.在一些实施例中，可以采用sadp(self-aligned double patterning自对准双重成像技术)工艺或者saqp(self-aligned quadruple patterning自对准四重成像技术)工艺对初始基底200进行图形化处理，sadp工艺或saqp工艺可形成尺寸更小的图形，有利于提高初始基底200图形化工艺的精细度，以及有利于形成尺寸更小的牺牲结构101，进而有利于缩小半导体结构的尺寸。
85.另外，利用锗化硅层形成的牺牲结构101的材料是锗化硅。
86.参考图15，在牺牲结构101表面形成半导体膜，具体的，可以采用外延工艺在牺牲结构101的表面形成半导体膜。并将牺牲结构101侧面的半导体膜作为半导体柱110。在一些实施例中，参考图15，在牺牲结构101表面形成半导体膜，还包括：在牺牲结构101以外的基底100上形成半导体膜，牺牲结构101以外的基底100上的半导体膜作为初始半导体层。初始半导体层用于形成与半导体柱110的部分第一掺杂区i相连接的半导体层。在形成半导体柱
110的同时形成初始半导体层，有利于简化工艺流程，以及有利于节约制备成本。
87.在一些实施例中，在形成半导体柱110后，还包括对半导体柱110进行掺杂工艺，以形成沟道区ii以及位于沟道区ii两侧的掺杂区，即形成沟道区ii、第一掺杂区i以及第二掺杂区iii。位于沟道区ii两侧的掺杂区构成半导体结构的源极和漏极。具体地，在一些实施例中，可以采用离子注入或者热扩散中的任一种工艺方法对半导体柱110进行掺杂，以形成半导体柱110的沟道区ii、第一掺杂区i和第二掺杂区iii。
88.参考图16至图17，形成沿第二方向x延伸的位线120，位线120与沿第二方向x排布的多个半导体柱110的第一掺杂区i相接触，以与第一掺杂区i电连接，用于引出晶体管的源极或漏极，以及用于为晶体管的源极或漏极提供电信号。在一些实施中，形成位线120包括：参考图16，形成位于半导体柱110的部分第一掺杂区i侧壁之间的位线层102，并且位线层102还可以位于初始半导体层上，具体的，可以采用沉积工艺先整面沉积位线层材料，在去除多余的位线层材料，形成位线层102。或者，先形成覆盖半导体柱110的掩膜层，利用沉积工艺整面沉积位线层材料，去除覆盖半导体柱110的掩膜层后，即可获得位于半导体柱110的部分第一掺杂区i侧壁之间的位线层102。
89.参考图16至图17，形成位线层102后，可以图形化位线层102，去除部分位线层102，以形成多条沿第二方向x延伸且相互独立的位线120。
90.在一些实施例中，参考图16至图17，去除部分位线层102还包括：去除部分位线层102底部的初始半导体层，形成沿第二方向x延伸的半导体层112，半导体层112与沿第二方向x排布的半导体柱110邻近基底100表面的外壁相连接。在去除部分位线层102的同时，也去除位线层102底部的初始半导体层，使形成相互独立的位线120的同时，也形成了位线120底部的相互隔离的半导体层112，如此，有利于简化形成半导体层112的工艺流程，降低半导体结构的制备成本。并且，形成与位线120邻近基底100的底面相接触的半导体层112，有利于提高位线120与第一掺杂区i的接触面积，进而有利于促进位线120与第一掺杂区i之间的载流子传输，提高半导体结构的电学性能。
91.在一些实施例中，去除部分位线层102底部的初始半导体层的同时，还去除部分初始半导体层底部的部分厚度的基底100，如此，有利于避免初始半导体层残留导致的半导体层112之间产生连接，进而有利于避免半导体结构失效。
92.参考图18，形成沿第三方向y延伸的字线，字线130环绕沿第三方向y排布的多个半导体柱110的沟道区ii。具体的，在形成位线120之后，可以形成填充相邻半导体柱110的第一掺杂区i的侧壁之间的第一介质层，第一介质层露出半导体柱110的沟道区ii的侧壁，在第一介质层上形成填充相邻半导体柱110的沟道区ii的侧壁之间的字线层，图形化字线层，去除部分字线层，形成沿第三方向y延伸且相互独立的字线130，其中，形成第一介质层的工艺以及形成字线层的工艺可以为沉积工艺。第一介质层的材料可以为绝缘材料，例如，氧化硅。
93.参考图18，在形成字线层之前还可以包括：形成栅介质层140，栅介质层140环绕半导体柱110的沟道区ii。具体的，形成第一介质层后，可以直接通过热氧化工艺对半导体柱110进行氧化处理，在半导体柱110的沟道区ii的侧面形成栅介质层140。在一些实施例中，半导体柱110的第二掺杂区iii的侧面也形成有栅介质层140。
94.参考图18，形成字线130以及栅介质层140后，还可以包括，采用沉积工艺形成位于
相邻字线130的侧壁之间的，以及位于相邻半导体柱110的第二掺杂区iii的侧壁之间的第二介质层，第二介质层和第一介质层构成介质层150，介质层150填充相邻半导体之间的区域、填充相邻字线130之间的区域以及填充相邻位线120之间的区域，用于形成相邻位线120之间的隔离、相邻字线130之间的隔离以及相邻半导体柱110之间的隔离。
95.在一些实施例中，参考图18，可以在形成介质层150后，去除牺牲结构101远离基底100的顶面的半导体膜，露出牺牲结构101的顶面，再利用对牺牲结构101刻蚀选择比较高的刻蚀工艺去除牺牲结构101，以形成中空区111。如此，通过去除牺牲结构101，即可简易的制备获得具有中空区111的半导体柱110。有利于简化制备具有中空区111的半导体柱110的工艺流程。
96.参考图11或图12，在一些实施中，去除牺牲结构101后，还包括：在中空区111内形成绝缘层113，绝缘层113至少封堵中空区111远离基底100的顶部区域，且绝缘层113位于部分中空区111内，且绝缘层113以外的中空区111为空气间隙114。其中，绝缘层113有利于对位于远离基底100的第二掺杂区iii一端的结构提供支撑，避免中空区111开口过大导致的位于第二掺杂区iii一端的结构失去支撑发生脱落，有利于保证半导体柱110具有较高的结构稳定性。空气间隙114有利于促进半导体结构散热，并且，空气间隙114的介电常数较低，有利于降低半导体结构的寄生电容，进而有利于提高半导体结构的电学性能。
97.具体的，可以采用沉积工艺在中空区111内形成绝缘层113，当中空区111在第一方向z上的长度较大，且在垂直于第一方向z的宽度较小时，由于沉积工艺本身的限制，会使得沉积工艺仅在中空区111远离基底100的顶部区域内形成绝缘层113，同时保证绝缘层113以外的中空区111为空气间隙114。
98.在一些实施中，形成绝缘层113后还包括：形成电容，电容与第二掺杂区iii电连接，且电容位于绝缘层113远离基底100的顶面。可以利用绝缘层113远离第一掺杂区i的表面为电容提供支撑，如此，有利于避免电容发生脱落，进而有利于提高电容的结构稳定性。
99.上述实施例提供的半导体结构的形成方法中，形成了具有中空区111的半导体柱110，中空区111的设置避免了距离字线130较远的沟道区ii的中心部分不受字线130的控制，促进了字线130控制沟道区ii导通过程中耗尽层的形成，增大了晶体管的开关电流比，有利于提高半导体结构的电学性能。并且，利用牺牲结构101形成具有中空区111的半导体柱110，有利于降低半导体柱110的制备难度。
100.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自变动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。