一种半导体结构及其制备方法与流程

1.本发明涉及集成电路领域，尤其涉及一种半导体结构及其制备方法。


背景技术：

2.3d集成电路被定义为一种系统集成结构，将多个芯片在垂直平面方向堆叠，从而节省空间。现有的3d集成电路技术大都采用硅通孔(through silicon via，tsv)实现多个芯片之间的电连接，但是现有硅通孔结构设计问题显著，从而影响器件工作。


技术实现要素：

3.有鉴于此，本发明实施例提供一种半导体结构及其制备方法。
4.根据本发明实施例的第一方面，提供了一种半导体结构，所述半导体结构包括：
5.衬底，所述衬底包括相对的上表面和下表面；
6.贯穿所述衬底的通孔结构；
7.位于上表面一侧的所述衬底内的沟槽，以及位于所述沟槽内的阻挡结构；
8.位于所述通孔结构侧壁外侧的所述衬底中的空隙；其中，
9.所述空隙位于所述阻挡结构的下方，且所述空隙的第一端与所述阻挡结构的底部接触。
10.在一些实施例中，所述阻挡结构的膨胀系数小于所述衬底的膨胀系数；和/或，所述阻挡结构的弹性模量大于所述衬底的弹性模量。
11.在一些实施例中，所述阻挡结构底部的宽度不小于所述空隙的宽度，所述阻挡结构底部的宽度和所述空隙的宽度分别为所述阻挡结构与所述空隙沿第一方向的宽度，其中，所述第一方向为平行于所述衬底的方向。
12.在一些实施例中，所述空隙的宽度沿第二方向变大，其中，所述第二方向为垂直于所述衬底且从所述衬底的下表面指向所述衬底的上表面的方向。
13.在一些实施例中，所述空隙包括靠近所述衬底上表面的第一空隙和靠近所述衬底下表面的第二空隙；
14.所述第一空隙沿第一方向的宽度大于所述第二空隙沿第一方向的宽度。
15.在一些实施例中，与所述阻挡结构的底部相接触的所述空隙的第一端沿第一方向的宽度等于所述阻挡结构的底部沿第一方向的宽度。
16.在一些实施例中，所述半导体结构还包括：
17.电路结构，所述电路结构包括位于所述衬底上表面上的第一部分和位于靠近所述上表面的所述衬底内的第二部分；
18.所述第二部分的高度等于所述阻挡结构与所述第一空隙的高度之和。
19.在一些实施例中，所述半导体结构还包括：
20.覆盖所述衬底下表面的保护层，所述保护层封闭所述空隙的与所述第一端相对设置的第二端的开口。
21.在一些实施例中，所述阻挡结构的材料和所述保护层的材料具有高刻蚀选择比。
22.根据本发明实施例的第二方面，提供了一种半导体结构的制备方法，所述方法包括：
23.提供衬底，所述衬底包括相对的上表面和下表面；
24.从所述衬底的上表面刻蚀所述衬底形成沟槽，在所述沟槽内填充第一材料形成阻挡结构；
25.形成贯穿所述衬底的通孔结构；
26.从所述衬底的下表面刻蚀所述衬底，以在所述通孔结构侧壁外侧的所述衬底内形成凹槽，所述阻挡结构作为刻蚀所述凹槽的刻蚀停止层，使得所述凹槽靠近所述衬底上表面的第一端停止于所述阻挡结构的靠近所述衬底下表面的底部；
27.形成覆盖所述衬底下表面的保护层，所述保护层覆盖所述凹槽的开口以在所述衬底的内部形成空隙。
28.在一些实施例中，所述在通孔结构侧壁外侧的所述衬底内形成凹槽之前，所述方法还包括：
29.形成覆盖所述衬底的下表面的预保护层；
30.在所述通孔结构侧壁外侧的所述衬底内形成凹槽，包括：从预保护层的下表面刻蚀所述预保护层与所述衬底，以在所述预保护层与所述衬底内形成凹槽；
31.在所述衬底的内部形成空隙，包括：形成覆盖所述预保护层的下表面的次保护层，所述次保护层覆盖所述凹槽的开口以在所述衬底的内部形成空隙；其中，所述预保护层与所述次保护层共同构成保护层。
32.在一些实施例中，所述第一材料和所述预保护层的材料具有高刻蚀选择比。
33.在一些实施例中，所述阻挡结构的膨胀系数小于所述衬底的膨胀系数；和/或，所述阻挡结构的弹性模量大于所述衬底的弹性模量。
34.在一些实施例中，所述阻挡结构底部的宽度不小于所述空隙的宽度，所述阻挡结构底部的宽度和所述空隙的宽度分别为所述阻挡结构与所述空隙沿第一方向的宽度，其中，所述第一方向为平行于所述衬底的方向。
35.在一些实施例中，所述空隙的宽度沿第二方向变大，其中，所述第二方向为垂直于所述衬底且从所述衬底的下表面指向所述衬底的上表面的方向。
36.在一些实施例中，所述空隙包括靠近所述衬底上表面的第一空隙和靠近所述衬底下表面的第二空隙；
37.所述第一空隙沿第一方向的宽度大于所述第二空隙沿第一方向的宽度。
38.在一些实施例中，与所述阻挡结构的底部相接触的所述空隙的第一端沿第一方向的宽度等于所述阻挡结构的底部沿第一方向的宽度。
39.在一些实施例中，所述形成阻挡结构之后，所述方法还包括：
40.形成电路结构，所述电路结构包括位于所述衬底上表面上的第一部分和位于靠近所述上表面的所述衬底内的第二部分；
41.所述第二部分的高度等于所述阻挡结构与所述第一空隙的高度之和。
42.本发明实施例中，通过在通孔结构的侧壁外侧设置空隙，空隙能够阻隔通孔结构在收缩或膨胀时产生的应力向周边的电路结构传送，保证了器件性能的稳定性，同时也增
大了半导体结构中不受应力影响的区域面积，从而可以增加电路结构的排布数量；并且通过设置阻挡结构可以作为制备空隙时的刻蚀停止层，避免空隙穿通衬底引起器件不稳定。
附图说明
43.图1为相关技术中的半导体结构的剖面示意图；
44.图2为本发明实施例提供的半导体结构的剖面示意图；
45.图3a-图3b为本发明实施例提供的半导体结构中的空隙的不同实施方式的剖面示意图；
46.图4为本发明又一实施例提供的半导体结构的剖面示意图；
47.图5a为本发明实施例提供的半导体结构中圆环形空隙的平面结构示意图；
48.图5b为本发明实施例提供的半导体结构中方环形空隙的平面结构示意图；
49.图6为本发明实施例提供的半导体结构的制备方法的流程示意图；
50.图7a至图7j为本发明实施例提供的半导体结构在制备过程中的器件结构示意图。
51.附图标记说明：
52.10-衬底；101-上表面；102-下表面；
53.20、20'-电路结构；21-第一部分；22-第二部分；
54.30-阻挡结构；301-沟槽；
55.401-通孔；40、40'-通孔结构；41-导电层；42-阻挡层；43-绝缘层；
56.50-保护层；51-预保护层；52-次保护层；
57.60-空隙；61-第一空隙；62-第二空隙；601-凹槽；
58.70-介质层。
具体实施方式
59.下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
60.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
61.在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
62.应当明白，当元件或层被称为“在
……
上”、“与
……
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
……
上”、“与
……
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分
与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
63.空间关系术语例如“在
……
下”、“在
……
下面”、“下面的”、“在
……
之下”、“在
……
之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在
……
下面”和“在
……
下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
64.在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
65.为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
66.通孔结构可以实现芯片与芯片间距离最短、间距最小的互连，以达到更好的电学性能。图1为相关技术中的半导体结构的剖面示意图，如图1所示，在通孔结构40'中，会填充铜或钨等导电材料，但是导电材料在收缩或膨胀时产生的应力会向旁边的电路结构20'传递，影响其电学性能。
67.基于此，本发明实施例提供了一种半导体结构，图2为本发明实施例提供的半导体结构的剖面示意图。
68.参见图2，所述半导体结构包括：衬底10，所述衬底10包括相对的上表面101和下表面102；贯穿所述衬底10的通孔结构40；位于上表面101一侧的所述衬底10内的沟槽301，以及位于所述沟槽301内的阻挡结构30；位于所述通孔结构40侧壁外侧的所述衬底10中的空隙60；其中，所述空隙60位于所述阻挡结构30的下方，且所述空隙60的第一端与所述阻挡结构30的底部接触。
69.在本发明实施例中，通过在通孔结构的侧壁外侧设置空隙，空隙能够阻隔通孔结构在收缩或膨胀时产生的应力向周边的电路结构传送，保证了器件性能的稳定性，同时也增大了半导体结构中不受应力影响的区域面积，从而可以增加电路结构的排布数量；并且阻挡结构不仅因其膨胀系数小于衬底的膨胀系数，能够减弱通孔结构产生的应力对周边的电路结构的影响，而且阻挡结构还能作为刻蚀空隙时的刻蚀停止层，简化工艺并避免刻穿衬底，提高了器件性能的稳定性。
70.在一实施例中，所述衬底10可以为单质半导体材料衬底(例如为硅(si)衬底等)、复合半导体材料衬底(例如为锗硅(sige)衬底等)，或绝缘体上硅(soi)衬底。本实施例以所述衬底10为硅衬底为例进行说明。所述衬底10可以包括处于正面的上表面101以及处于与
正面相对的背面的下表面102。
71.在一实施例中，所述半导体结构还包括电路结构20，所述电路结构20包括位于所述衬底10上表面上的第一部分21和位于靠近所述上表面的所述衬底10内的第二部分22。
72.所述电路结构20可以是适合具体应用的任何类型的电路，例如，电路结构20可以包括不同的n型金属氧化物半导体(nmos)和/或p型金属氧化物半导体(pmos)器件，如互连以执行一个或多个功能的晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。功能可以包括存储器结构、处理器结构、传感器、放大器、功率分配、输入/输出电路等。
73.在一实施例中，所述半导体结构还包括位于所述衬底上表面的介质层70。所述介质层70完全覆盖所述电路结构20，以保护所述电路结构。
74.所述介质层70的材料可包括氧化硅、氮化硅等材料。
75.在一实施例中，所述半导体结构还包括贯穿所述衬底10的通孔结构40。所述通孔结构40包括沿所述通孔结构的径向向外的方向依次设置于所述通孔401中的导电层41、阻挡层42和绝缘层43。
76.所述导电层41位于所述通孔结构40的最内侧；所述导电层41的材料可包括铜或钨等相关集成电路导电材料。
77.在所述导电层41的外侧形成有阻挡层42，所述阻挡层42与所述导电层41接触。所述阻挡层42为环绕所述导电层41设置的环形结构。所述阻挡层42的材料可包括钽、钛等相关集成电路阻挡材料。
78.在所述阻挡层42的外侧形成有绝缘层43，所述绝缘层43与所述阻挡层42接触。所述绝缘层43为环绕所述阻挡层42设置的环形结构。所述绝缘层43的材料可包括氧化硅、氮化硅等相关集成电路绝缘材料。
79.在一实施例中，所述半导体结构还包括位于上表面101一侧的所述衬底10内的沟槽301，以及位于所述沟槽301内的阻挡结构30。
80.在一实施例中，所述半导体结构还包括位于所述通孔结构40侧壁外侧的所述衬底10中的空隙60；其中，所述空隙60位于所述阻挡结构30的下方，且所述空隙60的第一端与所述阻挡结构30的底部接触。所述第一端为所述空隙60靠近所述衬底10上表面的一端。
81.所述空隙60与所述通孔结构40间隔一定距离。
82.所述阻挡结构30能够作为刻蚀形成空隙60的刻蚀停止层，避免空隙60贯穿衬底，提高器件的结构稳定性，且阻挡结构30的设置提供了控制空隙60尺寸的控制手段，例如通过控制阻挡结构30的在衬底中的深度能够控制空隙60的高度。
83.在一实施例中，所述阻挡结构30的膨胀系数小于所述衬底10的膨胀系数；和/或，所述阻挡结构30的弹性模量大于所述衬底10的弹性模量。如此，通过选择合适的阻挡结构材料能够更好的起到减弱通孔结构产生的应力对周边的电路结构的影响的作用。
84.在一些实施例中，所述阻挡结构30的材料可包括二氧化硅或氮化硅等绝缘材料。
85.在一具体实施例中，所述阻挡结构30可以为浅槽隔离结构。
86.在一实施例中，所述阻挡结构30底部的宽度不小于所述空隙60的宽度，所述阻挡结构30底部的宽度和所述空隙60的宽度分别为所述阻挡结构30与所述空隙60沿第一方向的宽度，其中，所述第一方向为平行于所述衬底10平面的方向。
87.需要解释的是，衬底上表面和下表面所在的面，或者严格意义上讲衬底厚度方向
上的中心面，即确定为衬底平面。
88.这里，所述阻挡结构30底部的宽度不小于所述空隙60的宽度。如此，阻挡结构在形成空隙的刻蚀工艺中，作为该刻蚀工艺的刻蚀停止层时，可使刻蚀能完全停止于阻挡结构上，而不至于刻穿衬底，影响器件性能的稳定性。
89.在一些实施例中，所述空隙60的宽度沿第二方向变大，其中，所述第二方向为垂直于所述衬底10平面且从所述衬底10的下表面102指向所述衬底10的上表面101的方向。
90.具体地，在一些示例性实施例中，如图3a所示，所述空隙60的宽度沿所第二方向逐渐增大。在半导体结构中，靠近衬底10上表面的位置的电路结构更多，因此越靠近衬底10上表面的位置，空隙60的宽度越大，如此，可更好的阻隔通孔结构产生的应力向靠近衬底10上表面部分的电路结构传送，有效保证了电路结构的性能，而靠近衬底10下表面的位置空隙60的宽度较小，能够有效的兼顾整个器件结构的稳定性。
91.在另一些实施例中，所述空隙60的宽度沿第二方向可以不变。
92.在另一些示例性实施例中，如图3b所示，所述空隙60包括靠近所述衬底10上表面的第一空隙61和靠近所述衬底10下表面的第二空隙62；所述第一空隙61沿第一方向的宽度大于所述第二空隙62沿第一方向的宽度，由于靠近所述衬底10上表面位置的电路结构20较集中，设置所述第一空隙61沿第一方向的宽度大于所述第二空隙62沿第一方向的宽度，可以最多限度的缓解对周边电路结构20的影响，减小其之间的寄生电容。
93.在一实施例中，与所述阻挡结构30的底部相接触的所述空隙60的第一端沿第一方向的宽度等于所述阻挡结构30的底部沿第一方向的宽度。
94.继续参见图3b，所述电路结构20的第二部分22的高度h1等于所述阻挡结构30与所述第一空隙61的高度之和h2，由于电路结构20中的第二部分22位于衬底中，且第二部分22通常为通过离子注入形成的n阱或p阱，通过上述设置，可以防止靠近所述衬底上表面的第一空隙61的宽度过小，从而在所述通孔结构工作中产生的应力或者膨胀导致对所述电路结构的第二部分22产生影响，从而影响所述电路结构的工作性能。
95.在一实施例中，继续参见图2，所述半导体结构还包括覆盖所述衬底10下表面的保护层50，所述保护层50封闭所述空隙60的与所述第一端相对设置的第二端的开口。
96.在实际操作中，所述保护层50的材料包括但不限于氮化硅或二氧化硅。
97.在一实施例中，所述阻挡结构30的材料和所述保护层50的材料具有高刻蚀选择比。
98.具体地，例如，阻挡结构30的材料选择二氧化硅，则保护层的材料可以选择氮化硅，如此，二氧化硅和氮化硅具有高刻蚀选择比，这样在刻蚀所述保护层与所述衬底形成空隙时，能使刻蚀工艺停止于阻挡结构上。
99.在一实施例中，所述空隙60的宽度小于0.5μm。可以理解的是，空隙60的宽度过宽，会导致衬底的稳固性降低，因此，空隙60的宽度小于0.5μm，既能减弱通孔结构产生的应力对周边的电路结构的影响，同时兼顾衬底的稳固性。
100.在一实施例中，所述阻挡结构30和/或所述空隙60为一个或多个环绕所述通孔结构40设置的环形结构。
101.在一些实施例中，所述空隙60与所述阻挡结构30可以为一个。
102.在另一些实施例中，如图4所示，所述空隙60与所述阻挡结构30可以为多个。当所
述空隙60与所述阻挡结构30为多个时，相比于一个，多个空隙60结构能够形成多层级的应力缓冲带，从而更好的减弱通孔结构产生的应力对周边的电路结构的影响，提高器件性能的稳定性。
103.图5a为本发明实施例提供的半导体结构中圆环形空隙的平面结构示意图，图5b为本发明实施例提供的半导体结构中方环形空隙的平面结构示意图。如图5a和图5b所示，在一些实施例中，所述空隙60在形成为环绕所述通孔结构40设置的环形结构时，优选为圆环形结构或方环形结构。本领域的技术人员应该意识到，提供上述实施例仅是为了进一步说明本发明的应用，并不意味着以任何方式限制本发明，空隙60也可为其他任意的环形结构。
104.需要说明的是，阻挡结构30的环形结构可以与空隙60的环形结构一致，例如，若空隙60为圆环形结构，则阻挡结构30也可以为圆环形结构。
105.本发明实施例还提供了一种半导体结构的制备方法，具体请参见附图6，如图所示，所述方法包括以下步骤：
106.步骤601：提供衬底，所述衬底包括相对的上表面和下表面；
107.步骤602：从所述衬底的上表面刻蚀所述衬底形成沟槽，在所述沟槽内填充第一材料形成阻挡结构；
108.步骤603：形成贯穿所述衬底的通孔结构；
109.步骤604：从所述衬底的下表面刻蚀所述衬底，以在所述通孔结构侧壁外侧的所述衬底内形成凹槽，所述阻挡结构作为刻蚀所述凹槽的刻蚀停止层，使得所述凹槽靠近所述衬底上表面的第一端停止于所述阻挡结构的靠近所述衬底下表面的底部；
110.步骤605：形成覆盖所述衬底下表面的保护层，所述保护层覆盖所述凹槽的开口以在所述衬底的内部形成空隙。
111.下面结合具体实施例对本发明实施例提供的半导体结构的制备方法再作进一步详细的说明。
112.图7a至图7j为本发明实施例提供的半导体结构在制备过程中的器件结构示意图。
113.首先，执行步骤601，参见图7a，提供衬底10，所述衬底10可以包括处于正面的上表面101以及处于与正面相对的背面的下表面102。
114.接着，参见图7b至图7c，执行步骤602，从所述衬底10的上表面101刻蚀所述衬底10形成沟槽301，在所述沟槽301内填充第一材料形成阻挡结构30。
115.在实际操作中，首先，参见图7b，从所述衬底10的上表面101刻蚀所述衬底10形成沟槽301。
116.具体的，可以先在衬底10的上表面生长一层掩膜层，接着对该掩膜层进行图案化，以在掩膜层上显示出要刻蚀的沟槽图形，可以通过光刻工艺对该掩膜层进行图案化。该掩膜层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩膜层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩膜层进行图案化。接着按照要刻蚀的沟槽图形刻蚀出具有一定深度的沟槽。
117.这里，例如可以采用湿法或干法刻蚀工艺形成沟槽301。
118.然后，参见图7c，在所述沟槽301内填充第一材料，以形成阻挡结构30。所述第一材料可包括二氧化硅或氮化硅等绝缘材料。
119.在一实施例中，所述阻挡结构30的膨胀系数小于所述衬底10的膨胀系数；和/或，
所述阻挡结构30的弹性模量大于所述衬底10的弹性模量。如此，通过选择合适的阻挡结构材料能够更好的起到减弱通孔结构产生的应力对周边的电路结构的影响的作用。
120.在一具体实施例中，所述阻挡结构30为浅槽隔离结构。
121.接着，参见图7d，在步骤602之后，所述方法还包括形成电路结构20，所述电路结构20包括位于所述衬底10上表面上的第一部分21和位于靠近所述上表面的所述衬底10内的第二部分22。
122.所述电路结构20可以是适合具体应用的任何类型的电路，例如，电路结构20可以包括不同的n型金属氧化物半导体(nmos)和/或p型金属氧化物半导体(pmos)器件，如互连以执行一个或多个功能的晶体管、电容器、电阻器、二极管、光电二极管、保险丝等。功能可以包括存储器结构、处理器结构、传感器、放大器、功率分配、输入/输出电路等。
123.接着，参见图7e，在所述衬底10的上表面形成介质层70，所述介质层70完全覆盖所述电路结构20，以保护所述电路结构。
124.所述介质层70的材料可包括氧化硅、氮化硅等材料。
125.接下来，执行步骤603，参见图7f至图7g，形成贯穿所述衬底10的通孔结构40。
126.在实际操作中，首先，如图7f所示，从所述衬底10的上表面刻蚀所述衬底10，以在所述衬底10中形成通孔401。
127.具体的，可以先在衬底10的上表面生长一层掩膜层，接着对该掩膜层进行图案化，以在掩膜层上显示出要刻蚀的通孔图形，可以通过光刻工艺对该掩膜层进行图案化。该掩膜层可以是光致抗蚀剂掩模或者基于光刻掩模进行图案化的硬掩模；当该掩膜层是光致抗蚀剂掩模时，具体通过曝光、显影和去胶等步骤对该掩膜层进行图案化。接着按照要刻蚀的通孔图形刻蚀出贯穿所述衬底的通孔。
128.这里，例如可以采用湿法或干法刻蚀工艺形成通孔401。
129.具体地，从衬底10的上表面刻蚀所述衬底10，以在所述衬底10中形成通孔401，包括：从所述介质层70的上表面刻蚀所述介质层70和所述衬底10，以在所述介质层70和所述衬底10内形成通孔401。
130.然后，参见图7g，在所述通孔401的侧壁上形成绝缘层43。所述绝缘层43的材料可包括但不限于氧化硅或氮化硅等相关集成电路绝缘材料。
131.接着在所述绝缘层43的侧壁上形成阻挡层42。这里，所述阻挡层42的材料包括但不限于钽或钛等相关集成电路阻挡材料。
132.而后，在所述阻挡层42的侧壁上填充导电材料形成贯穿所述衬底10的导电层41。所述导电层41的材料可包括铜或钨等相关集成电路导电材料。
133.接下来，参见图7h，在步骤603之后和步骤604之前，所述方法还包括：对所述衬底10的下表面进行研磨，其目的是将所述衬底减薄至一定厚度，以满足后续空隙形成，然后形成覆盖所述衬底10的下表面的预保护层51，所述预保护层51的材料包括但不限于氮化硅或二氧化硅。
134.可以理解的是，通常在刻蚀的过程中，距离刻蚀溶液近的表面会形成较大的开口，如此，会损坏器件表面结构，也会影响器件的稳定性。因此，为了避免在衬底下表面形成较大开口，先在衬底下表面覆盖一层预保护层，使得较大开口形成于预保护层中，而不至于在衬底内形成大开口，进而保护衬底表面不受损失，提高半导体结构的稳定性。
135.在一实施例中，所述阻挡结构30的第一材料和所述预保护层51的材料具有高刻蚀选择比。
136.具体地，例如，第一材料选择二氧化硅，则预保护层的材料可以选择氮化硅，如此，二氧化硅和氮化硅具有高刻蚀选择比，这样在刻蚀所述预保护层与所述衬底形成空隙时，能使刻蚀工艺停止于阻挡结构上。
137.而后，参见图7i，执行步骤604，从所述衬底10的下表面刻蚀所述衬底10，以在所述通孔结构40侧壁外侧的所述衬底10内形成凹槽601，所述阻挡结构30作为刻蚀所述凹槽601的刻蚀停止层，使得所述凹槽601靠近所述衬底10上表面的第一端停止于所述阻挡结构30的靠近所述衬底10下表面的底部。
138.这里，所述阻挡结构30能够作为刻蚀形成空隙60的刻蚀停止层，避免空隙60贯穿衬底，提高器件的结构稳定性，且阻挡结构30的设置提供了控制空隙60尺寸的控制手段，例如通过控制阻挡结构30的在衬底中的深度能够控制空隙60的高度。
139.具体地，在所述通孔结构40侧壁外侧的所述衬底10内形成凹槽601，包括：从预保护层51的下表面刻蚀所述预保护层51与所述衬底10，以在所述预保护层51与所述衬底10内形成凹槽601。
140.值得注意的是，在采用刻蚀工艺刻蚀所述预保护层51和所述衬底10时，通过控制蚀刻选择比，选用能够刻蚀预保护层51和衬底10，但不会损坏阻挡结构30材料的刻蚀工艺，从而，刻蚀工艺能够停止于所述阻挡结构30。
141.接着，参见图7j，形成覆盖所述衬底10下表面的保护层50，所述保护层50覆盖所述凹槽601的开口以在所述衬底10的内部形成空隙60。
142.具体地，在所述衬底10的内部形成空隙60，包括：形成覆盖所述预保护层51的下表面的次保护层52，所述次保护层52覆盖所述凹槽601的开口以在所述衬底10的内部形成空隙60；其中，所述预保护层51与所述次保护层52共同构成保护层50。
143.在实际操作中，所述预保护层与所述次保护层的材料可以相同或不同。在具体实施例中，例如，预保护层与次保护层的材料相同，并可以包括氮化硅或二氧化硅等材料，也即，保护层50的材料可以包括氮化硅或二氧化硅等材料。
144.在本发明实施例中，如果衬底未进行研磨减薄处理，则从衬底正面进行刻蚀时，无法刻蚀形成足够深度的空隙。并且即使衬底进行了研磨减薄处理，但从衬底正面进行刻蚀时，也会损坏衬底上表面上的结构，因此，本发明实施例选择在减薄后从衬底10的下表面，即衬底10的背面刻蚀所述衬底10，以形成所述空隙60，相比于从衬底的上表面刻蚀衬底，以形成空隙，能更好的保护衬底上表面的其他器件结构和材料层，从而保证了半导体结构性能的稳定性。
145.在一实施例中，所述阻挡结构30底部的宽度不小于所述空隙60的宽度，所述阻挡结构30底部的宽度和所述空隙60的宽度分别为所述阻挡结构30与所述空隙60沿第一方向的宽度，其中，所述第一方向为平行于所述衬底10平面的方向。
146.需要解释的是，衬底上表面和下表面所在的面，或者严格意义上讲衬底厚度方向上的中心面，即确定为衬底平面。
147.这里，所述阻挡结构30底部的宽度不小于所述空隙60的宽度。如此，阻挡结构在形成空隙的刻蚀工艺中，作为该刻蚀工艺的刻蚀停止层时，可使刻蚀能完全停止于阻挡结构
上，而不至于刻穿衬底，影响器件性能的稳定性。
148.在一些实施例中，所述空隙60的宽度沿第二方向变大，其中，所述第二方向为垂直于所述衬底10平面且从所述衬底10的下表面102指向所述衬底10的上表面101的方向。
149.具体地，在一些示例性实施例中，如图3a所示，所述空隙60的宽度沿所第二方向逐渐增大。在半导体结构中，靠近衬底10上表面的位置的电路结构更多，因此越靠近衬底10上表面的位置，空隙60的宽度越大，如此，可更好的阻隔通孔结构产生的应力向靠近衬底上表面部分的电路结构传送，有效保证了电路结构的性能，而靠近衬底10下表面的位置空隙60的宽度较小，能够有效的保证整个器件结构的稳定性。
150.在另一些实施例中，所述空隙60的宽度沿第二方向不变。
151.在另一些示例性实施例中，如图3b所示，所述空隙60包括靠近所述衬底10上表面的第一空隙61和靠近所述衬底10下表面的第二空隙62；所述第一空隙61沿第一方向的宽度大于所述第二空隙62沿第一方向的宽度。
152.在一实施例中，与所述阻挡结构30的底部相接触的所述空隙60的第一端沿第一方向的宽度等于所述阻挡结构30的底部沿第一方向的宽度。
153.继续参见图3b，所述电路结构20的第二部分22的高度h1等于所述阻挡结构30与所述第一空隙61的高度之和h2。
154.在一实施例中，所述空隙60的宽度小于0.5μm。可以理解的是，空隙60的宽度过宽，会导致衬底的稳固性降低，因此，空隙60的宽度小于0.5μm，既能减弱通孔结构产生的应力对周边的电路结构的影响，同时兼顾衬底的稳固性。
155.在一实施例中，所述阻挡结构30和/或所述空隙60为一个或多个环绕所述通孔结构40设置的环形结构。
156.在一些实施例中，所述空隙60与所述阻挡结构30可以为一个。
157.在另一些实施例中，如图4所示，所述空隙60与所述阻挡结构30可以为多个。当所述空隙60与所述阻挡结构30为多个时，相比于一个，多个空隙60结构能够形成多层级的应力缓冲带，从而更好的减弱通孔结构产生的应力对周边的电路结构的影响，提高器件性能的稳定性。
158.图5a为本发明实施例提供的半导体结构中圆环形空隙的平面结构示意图，图5b为本发明实施例提供的半导体结构中方环形空隙的平面结构示意图。如图5a和图5b所示，在一些实施例中，所述空隙60在形成为环绕所述通孔结构40设置的环形结构时，优选为圆环形结构或方环形结构。本领域的技术人员应该意识到，提供上述实施例仅是为了进一步说明本发明的应用，并不意味着以任何方式限制本发明，空隙60也可为其他任意的环形结构。
159.需要说明的是，阻挡结构30的环形结构可以与空隙60的环形结构一致，例如，若空隙60为圆环形结构，则阻挡结构30也可以为圆环形结构。
160.以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。