深沟槽刻蚀的硬掩膜结构及工艺方法与流程

深沟槽刻蚀的硬掩膜结构及工艺方法
1.技术领域
2.本发明涉及半导体器件设计及制造领域，特别是指一种深沟槽刻蚀的硬掩膜结构及工艺方法。
3.

背景技术：

4.在超级结器件或者深沟槽电容器件等应用场景下，深沟槽的刻蚀是一个关键性乃至决定性的工艺。一般采用ono（氧化硅-氮化硅-氧化硅的复合层）做为硬掩膜（hard mask）层。在一个制造场景中，n型外延上方的ono层，最下层的热氧化层作为应力缓冲层及cmp的研磨阻挡层，其厚度在1500
å
左右，中间层的氮化层作为上层氧化层移除及牺牲氧化层移除时，对下方热氧化层的保护层，其厚度在400
å
左右；最顶层的teos层作为深沟槽刻蚀的掩模层，其厚度较大，达到22000
ꢀå
左右。深槽刻蚀完毕后，剩余的hard mask需要通过湿法刻蚀工艺的方式去除，会导致最下层的热氧化层被横向腐蚀（undercut）掉一部分，如图1箭头处所示。
5.在p型外延填充时，单晶硅会在沟槽内及表面没有氧化硅的位置同时生长。这层热氧化层（thermal oxide）距离越短，单晶硅越容易融合粘结在一起，产生应力，容易造成n型外延位错，引起器件漏电。这种情况在小尺寸的产品中会愈发严重。
6.

技术实现要素：

7.本发明所要解决的技术问题在于提供一种深沟槽刻蚀时的硬掩膜结构，解决传统工艺中热氧化层横向腐蚀的问题。
8.本发明所要解决的另一技术问题在于提供一种利用上述硬掩模结构进行深沟槽工艺的方法。
9.为解决上述问题，本发明所述的一种深沟槽刻蚀的硬掩膜结构，所述的硬掩模结构位于半导体衬底上，在所述半导体衬底上进行深沟槽刻蚀时，所述硬掩模结构作为深沟槽刻蚀的阻挡层；所述的硬掩模结构为多层结构，从覆盖于所述半导体衬底之上的最下层往上包含有两层：最下层的氮化硅层和覆盖于所述氮化硅层之上的氧化硅层。
10.进一步地，所述的氮化硅层覆盖在半导体衬底上，其厚度在200～1100
å
。
11.进一步地，所述的的氮化硅层厚度为400
å
。
12.进一步地，所述的氧化硅层在刻蚀深沟槽时作为主要的刻蚀阻挡层，其厚度为20000～24000
å
。
13.为解决上述问题，本发明提供一种深沟槽刻蚀的工艺方法，所述的工艺方法包含：第一步，提供一半导体衬底，在所述半导体衬底上形成一层氮化硅层；
第二步，在上述形成的氮化硅层之上再沉积一层氧化硅层，所述氧化硅层和氮化硅层作为深沟槽刻蚀的硬掩模层；第三步，在所述氧化硅层之上涂覆光刻胶，显影之后形成深沟槽刻蚀的窗口区；第四步，在光刻胶的定义下对所述硬掩模层进行刻蚀，直到露出半导体衬底，将光刻胶的图形转移到硬掩模上；第五步，去除光刻胶，以硬掩模层作为阻挡层，对所述半导体衬底进行刻蚀，在所述半导体衬底中形成深沟槽；第六步，刻蚀去除硬掩模层中的上层的氧化硅层；第七步，在所述深沟槽中进行外延填充，使外延填充满所述刻蚀形成的深沟槽，并在所述的氮化硅层表面也覆盖一层；第八步，去除氮化硅表面的外延层；第九步，刻蚀去除所述氮化硅层。
14.进一步地，所述的第一步中，所述的半导体衬底或者包含外延；在形成氮化硅层之前，还包括去除所述半导体衬底表面的氧化层。
15.进一步地，所述形成的氮化硅层厚度为200～1100
å
。
16.进一步地，所述第二步形成的氧化硅层在深沟槽刻蚀时作为阻挡层，其形成工艺包含湿氧氧化工艺，形成的氧化硅厚度为20000～24000
å
。
17.进一步地，所述的第三步中，光刻胶的厚度根据实际工艺需要确定。
18.进一步地，所述的第四步中，采用干法刻蚀工艺对硬掩模层进行刻蚀，完成光刻胶的图形转移。
19.进一步地，所述的第五步中，深沟槽刻蚀采用干法刻蚀工艺对半导体衬底或者外延进行刻蚀，形成深沟槽。
20.进一步地，所述的第六步中，采用湿法刻蚀工艺去除硬掩模层中上层较厚的氮化硅层，湿法刻蚀之后，硬掩模中下层的氮化硅层仍保留。
21.进一步地，13.如权利要求5所述的深沟槽刻蚀的工艺方法，其特征在于：所述的第七步中，外延填充在深沟槽中填充的外延层其导电类型与半导体衬底或外延的导电类型相反，在深沟槽中进行选择性外延的填充。
22.进一步地，所述的第八步中，采用化学机械研磨工艺对氮化硅表面的外延进行研磨去除，研磨终止于所述的氮化硅层表面。
23.进一步地，所述的第九步中，湿法刻蚀工艺完全去除所述氮化硅层。
24.本发明所述的深沟槽刻蚀的硬掩膜结构，通过将原本ono的刻蚀掩膜层结构变为氮化硅结构，消除了ono结构中最底层的热氧化层被横向腐蚀掉的隐患。 本发明中没有被横向腐蚀的氮化硅结构完全覆盖在外延表面，可有效缓解单晶硅在硬掩模结构表面的融合黏连情况，一定程度上解决外延产生位错的问题，扩大外延的工艺窗口。
25.附图说明
26.图1 是传统的ono结构层刻蚀之后最下层热氧化层发生横向腐蚀的情况示意图。
27.图2～10 是本发明基于本发明硬掩模结构下的深沟槽刻蚀工艺的步骤示意图。
28.图11 是本发明工艺步骤流程图。
29.附图标记说明1是衬底或外延，2是氮化硅层，3是氧化硅层，4是光刻胶，5是p型外延。
30.具体实施方式
31.以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
32.应当理解，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在
…
上”、“与
…
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
…
上”、“与
…
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
33.为了使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体图示，进一步阐述本发明。
34.本发明所述的深沟槽刻蚀的硬掩膜结构，形成于一半导体衬底上，如硅衬底。在所述半导体衬底上进行深沟槽刻蚀时，所述硬掩模结构作为深沟槽刻蚀的阻挡层。
35.所述的硬掩模结构为双层结构，从覆盖于所述半导体衬底之上的最下层往上包含有两层：最下层的氮化硅层和覆盖于所述氮化硅层之上的氧化硅层。所述的氮化硅层厚度在200～1100
å
，覆盖在衬底上，作为刻蚀阻挡层的主力层的氧化硅层厚度较厚，一般都在20000
ꢀå
以上。
36.利用上述硬掩模结构，本发明在衬底上进行深沟槽的刻蚀，在一个实施例中，本发明在n型外延中刻蚀深沟槽然后填充p型外延制作超级结结构，其工艺方法各步骤分别参考对应图2～10，包含：第一步，如图2所示，提供一n型外延，在所述n型外延层表面上形成一层氮化硅层。如果所述n型外延层表面具有之前工艺留下的氧化硅层，则先将氧化硅层去除然后再制作氮化硅层。所述形成的氮化硅层厚度本实施例优选为400
å
。
37.第二步，如图3所示，在上述形成的氮化硅层之上再沉积一层氧化硅层，所述氧化硅层和氮化硅层作为深沟槽刻蚀的硬掩模层。所述的氧化硅层在刻蚀时起到主要的阻挡层
作用，其厚度较厚，本实施例典型值为22000
å
。
38.第三步，在所述氧化硅层之上涂覆光刻胶，光刻胶的厚度可以根据需要自行确定。显影光刻之后形成深沟槽刻蚀的窗口区。
39.第四步，如图5所示，在光刻胶的定义下采用干法刻蚀工艺对所述硬掩模层进行刻蚀，直到露出外延层，将光刻胶的图形转移到硬掩模上。深沟槽的刻蚀窗口在硬掩模层上打开。
40.第五步，去除光刻胶，以硬掩模层作为阻挡层，对所述n型外延层采用干法刻蚀工艺进行刻蚀，在所述n型外延中形成深沟槽。
41.第六步，采用湿法刻蚀工艺去除硬掩模层中上层较厚的氧化硅层，湿法刻蚀之后，硬掩模中下层的氮化硅层仍保留。
42.第七步，在所述深沟槽中进行进行选择性的p型外延填充，使p型外延填充满所述刻蚀形成的深沟槽，并在所述的氮化硅层表面也覆盖一层。
43.第八步，采用化学机械研磨工艺对氮化硅表面的外延进行研磨去除，研磨终止于所述的氮化硅层表面。如图9所示。
44.第九步，如图10所示，采用湿法刻蚀工艺刻蚀去除所述氮化硅层，比如热磷酸工艺。由于形成的氮化硅层本身较薄，因此上一步cmp研磨之后再去除氮化硅层，整个表面仍能保持一个相对平坦的表面。至此，本发明提供的硬掩膜层已发挥其作用并被完全去除，该结构消除了传统ono结构最底层热氧化层被横向腐蚀掉的隐患，有效缓解单晶硅在硬掩模表面的融合，一定程度上解决n型外延产生位错的问题。
45.以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。